講演抄録/キーワード |
講演名 |
2014-06-12 10:50
LEDR/4相2線ハイブリッドアーキテクチャに基づく高性能非同期FPGA ○小松与志也・張山昌論・亀山充隆(東北大) RECONF2014-6 |
抄録 |
(和) |
本論文では非同期式データ転送プロトコルである4相2線方式とLevel-Encoded Dual-Rail (LEDR) 方式を組み合わせた高性能非同期FPGAを提案する.ロジックブロック内のLUTでは回路がコンパクトとなる4相2線プロトコルを用いる一方,ロジックブロック間のデータ転送は高速かつ低消費電力なLEDRプロトコルにより実行される.ロジックブロックはLEDR-4相2線プロトコル変換器,4相2線-LEDRプロトコル変換器およびパイプライン化された2個の4相2線式LUTから構成される.e-Shuttle社のCMOS65nmプロセスにより提案アーキテクチャのシミュレーションを行った結果,3.91GHz相当のスループットが確認された. |
(英) |
This paper presents an asynchronous high-performance FPGA that combines Four-Phase Dual-Rail (FPDR) protocol and Level-Encoded Dual-Rail (LEDR) protocol. FPDR protocol is employed to achieve small area for logic blocks, while LEDR protocol is employed to obtain high bit rate and low power for data transfer. Each logic block consists of LEDR-FPDR protocol converter, FPDR-LEDR protocol converter and two pipelined FPDR LUTs that alternately operate. The proposed FPGA is designed using the e-Shuttle 65nm CMOS process and the simulation result shows that the throughput is 3.91 GHz. |
キーワード |
(和) |
非同期式回路 / 再構成可能VLSI / FPGA / 4相2線 (FPDR) プロトコル / Level-Encoded Dual-Rail (LEDR) プロトコル / ドミノ回路 / / |
(英) |
Asynchronous circuit / Reconfigurable VLSI / FPGA / Four-Phase Dual-Rail (FPDR) protocol / Level-Encoded Dual-Rail (LEDR) protocol / Domino logic / / |
文献情報 |
信学技報, vol. 114, no. 75, RECONF2014-6, pp. 27-30, 2014年6月. |
資料番号 |
RECONF2014-6 |
発行日 |
2014-06-04 (RECONF) |
ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) |
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RECONF2014-6 |