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| 講演抄録／キーワード | ||
| 講演名 | 2014-06-12 10:50 LEDR/4相2線ハイブリッドアーキテクチャに基づく高性能非同期FPGA ○小松与志也・張山昌論・亀山充隆（東北大）  RECONF2014-6 |
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| 抄録 | （和） | 本論文では非同期式データ転送プロトコルである4相2線方式とLevel-Encoded Dual-Rail (LEDR) 方式を組み合わせた高性能非同期FPGAを提案する．ロジックブロック内のLUTでは回路がコンパクトとなる4相2線プロトコルを用いる一方，ロジックブロック間のデータ転送は高速かつ低消費電力なLEDRプロトコルにより実行される．ロジックブロックはLEDR-4相2線プロトコル変換器，4相2線-LEDRプロトコル変換器およびパイプライン化された2個の4相2線式LUTから構成される．e-Shuttle社のCMOS65nmプロセスにより提案アーキテクチャのシミュレーションを行った結果，3.91GHz相当のスループットが確認された． |
| （英） | This paper presents an asynchronous high-performance FPGA that combines Four-Phase Dual-Rail (FPDR) protocol and Level-Encoded Dual-Rail (LEDR) protocol. FPDR protocol is employed to achieve small area for logic blocks, while LEDR protocol is employed to obtain high bit rate and low power for data transfer. Each logic block consists of LEDR-FPDR protocol converter, FPDR-LEDR protocol converter and two pipelined FPDR LUTs that alternately operate. The proposed FPGA is designed using the e-Shuttle 65nm CMOS process and the simulation result shows that the throughput is 3.91 GHz. | |
| キーワード | （和） | 非同期式回路 / 再構成可能VLSI / FPGA / 4相2線 (FPDR) プロトコル / Level-Encoded Dual-Rail (LEDR) プロトコル / ドミノ回路 / / |
| （英） | Asynchronous circuit / Reconfigurable VLSI / FPGA / Four-Phase Dual-Rail (FPDR) protocol / Level-Encoded Dual-Rail (LEDR) protocol / Domino logic / / | |
| 文献情報 | 信学技報, vol. 114, no. 75, RECONF2014-6, pp. 27-30, 2014年6月. | |
| 資料番号 | RECONF2014-6 | |
| 発行日 | 2014-06-04 (RECONF) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | RECONF2014-6 |
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| 研究会情報 | |
| 研究会 | RECONF |
| 開催期間 | 2014-06-11 - 2014-06-12 |
| 開催地（和） | 片平さくらホール |
| 開催地（英） | Katahira Sakura Hall |
| テーマ（和） | リコンフィギャラブルシステム、一般 |
| テーマ（英） | Reconfigurable Systems, etc. |
| 講演論文情報の詳細 | |
| 申込み研究会 | RECONF |
| 会議コード | 2014-06-RECONF |
| 本文の言語 | 日本語 |
| タイトル（和） | LEDR/4相2線ハイブリッドアーキテクチャに基づく高性能非同期FPGA |
| サブタイトル（和） | |
| タイトル（英） | An Asynchronous High-Performance FPGA Based on LEDR/Four-Phase-Dual-Rail Hybrid Architecture |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 非同期式回路 / Asynchronous circuit |
| キーワード(2)（和/英） | 再構成可能VLSI / Reconfigurable VLSI |
| キーワード(3)（和/英） | FPGA / FPGA |
| キーワード(4)（和/英） | 4相2線 (FPDR) プロトコル / Four-Phase Dual-Rail (FPDR) protocol |
| キーワード(5)（和/英） | Level-Encoded Dual-Rail (LEDR) プロトコル / Level-Encoded Dual-Rail (LEDR) protocol |
| キーワード(6)（和/英） | ドミノ回路 / Domino logic |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 小松 与志也 / Yoshiya Komatsu / コマツ ヨシヤ |
| 第1著者 所属（和/英） | 東北大学 (略称： 東北大) Tohoku University (略称： Tohoku Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 張山 昌論 / Masanori Hariyama / ハリヤマ マサノリ |
| 第2著者 所属（和/英） | 東北大学 (略称： 東北大) Tohoku University (略称： Tohoku Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 亀山 充隆 / Michitaka Kameyama / カメヤマ ミチタカ |
| 第3著者 所属（和/英） | 東北大学 (略称： 東北大) Tohoku University (略称： Tohoku Univ.) |
| 講演者 | 第1著者 |
| 発表日時 | 2014-06-12 10:50:00 |
| 発表時間 | 25分 |
| 申込先研究会 | RECONF |
| 資料番号 | RECONF2014-6 |
| 巻番号（vol） | vol.114 |
| 号番号（no） | no.75 |
| ページ範囲 | pp.27-30 |
| ページ数 | 4 |
| 発行日 | 2014-06-04 (RECONF) |
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