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| 講演抄録／キーワード | ||
| 講演名 | 2014-07-23 09:45 SFQ論理ゲートにおける電流比較部の最適化によるビットエラーレートの改善 ○朝倉剣太・山梨裕希・吉川信行（横浜国大）  SCE2014-24 |
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| 抄録 | （和） | 2つのJosephson接合で構成されている単一磁束量子 (SFQ) 回路の電流比較部は、SFQ 回路の中で最も重要な役割を果たす回路の1つである。電流比較部のグレーゾーン幅は回路の正常な動作のために小さくする必要がある。本研究では論理ゲートの電流比較部のグレーゾーン幅と論理ゲートのエラーレートとの関係を明らかにすることを目的とした。シミュレーションの結果、SFQ DFF とOR ゲートにおいて、クロック入力周波数10 GHz と40 GHz において電流比較部のグレーゾーン幅を小さくすることで回路のエラーレートを改善することができた。クロック入力周波数10 GHz においてOR ゲートを例にとると電流比較部のMcCumber 係数を変えることで正常動作領域をバイアス電圧で0.7 mV 広くした。 |
| （英） | A Josephson comparator composed of two Josephson junctions is the basic component of single-flux-quantum (SFQ) circuits because logic gates of the SFQ circuit are comprised of comparators. Gray zone width of the comparator should be small for the stable circuit operation. In this study, we have calculated the relationship between the gray zone width of the comparator and the error rate of the SFQ logic gate. From the simulation results, the error rate of the SFQ Delay-Flip-Flop (DFF) and OR gate can be improved by reducing the gray zone width of the comparator in the logic gates.The dc bias margin of OR gate at the clock frequency of 10GHz was improved by the bias voltage 0.7mV. | |
| キーワード | （和） | 単一磁束量子回路 / コンパレータ / 論理ゲート / グレーゾーン幅 / エラーレート / / / |
| （英） | SFQ / comparator / logic gate / gray zone width / error rate / / / | |
| 文献情報 | 信学技報, vol. 114, no. 147, SCE2014-24, pp. 1-6, 2014年7月. | |
| 資料番号 | SCE2014-24 | |
| 発行日 | 2014-07-16 (SCE) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | SCE2014-24 |
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| 研究会情報 | |
| 研究会 | SCE |
| 開催期間 | 2014-07-23 - 2014-07-23 |
| 開催地（和） | 機械振興会館 |
| 開催地（英） | Kikai-Shinko-Kaikan Bldg. |
| テーマ（和） | 信号処理基盤技術及びその応用，一般 |
| テーマ（英） | Signal processing technologies and their applications, etc. |
| 講演論文情報の詳細 | |
| 申込み研究会 | SCE |
| 会議コード | 2014-07-SCE |
| 本文の言語 | 日本語 |
| タイトル（和） | SFQ論理ゲートにおける電流比較部の最適化によるビットエラーレートの改善 |
| サブタイトル（和） | |
| タイトル（英） | Improvement of bit-error-rate of single flux quantum logic gate by optimizing gray zone width of comparator |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 単一磁束量子回路 / SFQ |
| キーワード(2)（和/英） | コンパレータ / comparator |
| キーワード(3)（和/英） | 論理ゲート / logic gate |
| キーワード(4)（和/英） | グレーゾーン幅 / gray zone width |
| キーワード(5)（和/英） | エラーレート / error rate |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 朝倉 剣太 / Kenta Asakura / アサクラ ケンタ |
| 第1著者 所属（和/英） | 横浜国立大学 (略称： 横浜国大) Yokohama National University (略称： Yokohama Nat Univ) |
| 第2著者 氏名（和/英/ヨミ） | 山梨 裕希 / Yuki Yamanashi / ヤマナシ ユウキ |
| 第2著者 所属（和/英） | 横浜国立大学 (略称： 横浜国大) Yokohama National University (略称： Yokohama Nat Univ) |
| 第3著者 氏名（和/英/ヨミ） | 吉川 信行 / Nobuyuki Yoshikawa / ヨシカワ ノブユキ |
| 第3著者 所属（和/英） | 横浜国立大学 (略称： 横浜国大) Yokohama National University (略称： Yokohama Nat Univ) |
| 講演者 | 第1著者 |
| 発表日時 | 2014-07-23 09:45:00 |
| 発表時間 | 25分 |
| 申込先研究会 | SCE |
| 資料番号 | SCE2014-24 |
| 巻番号（vol） | vol.114 |
| 号番号（no） | no.147 |
| ページ範囲 | pp.1-6 |
| ページ数 | 6 |
| 発行日 | 2014-07-16 (SCE) |
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