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| 講演名 | 2014-08-04 10:50 2GHz CPUと低電力1GHz CPUを有する28nm High-k/MGプロセスを用いたヘテロジーニアス型マルチコアモバイルアプリケーションプロセッサ ○五十嵐満彦・植村俊文・森 涼・岸部浩司・谷口正明・若原康平・齋藤俊治・藤ヶ谷誠希・福岡一樹・新居浩二・片岡 健・服部俊洋（ルネサス エレクトロニクス）  SDM2014-64 ICD2014-33 |
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| 抄録 | （和） | 本誌は我々のヘテロジーニアスクアッド/オクタ-コア構成のモバイルアプリケーションプロセッサ(AP)に搭載したパワーマネージメント技術と低電力技術を提案する。このAPは高性能2GHzコアと電力効率の良い1GHzコアを搭載しており、オクタコア構成時のピーク性能は35,600DMIPSになる。デザインハイライトは以下の通りである。1) 高性能CPUへの専用PLLとH-treeクロックの適用により2GHz動作と動作電力削減を両立した。2) 28nm High-k/MGプロセスの低リークSRAMセルを使用し、SRAMモジュールの周辺回路をマルチスレッショルド電圧(Vth)やマルチゲート長(Lg)のトランジスタを駆使して最適化しL1キャッシュのリーク電流を24%削減した。3) プロセスや電圧ばらつきをオンチッププロセスセンサーやチップ内電源のセンスとその補正により低減した。動作電力とリーク電力をそれぞれ20%と29%削減し、さらに最小動作電圧(Vmin)を40mV削減した。4) オンチップ遅延測定センサーを用いた改良版クロック制御機構を用いて悲観的な動的電圧ドロップ(AC-Vdrop)を抑制した。5) ヘテロジーニアスCPUアーキテクチャにより温度制限による動作制限期間中でも高い平均性能を保つ。 |
| （英） | This paper presents power management and low power techniques of our heterogeneous quad/octa-core mobile application processor (AP). This AP has a combination of high-performance 2 GHz cores and energy-efficient 1 GHz cores. The maximum performance in the octa-core configuration is 35,600 DMIPS. The key design highlights are: 1) Using a dedicated PLL and H-tree clock in the high-performance CPU achieves both 2GHz operation and reduced dynamic power. 2) A low-leakage SRAM in a 28nm High-k/MG process is used and the leakage current of the peripheral circuits of the SRAM macro is optimized via multiple threshold voltages (Vt) and gate lengths (Lg), result in 24% leakage reduction of L1 cache. 3) The effects of process and voltage variations are accurately corrected by an on-chip process sensor and direct sensing of the voltage in the power mesh of the chip. 20% dynamic power reduction, 29% leakage power reduction and 40mV improvement of minimum operation voltage are achieved. 4) An enhanced CPU clock control mechanism is employed, which uses an on-chip delay sensor to reduce AC IR drop. 5) The heterogeneous CPU architecture maintains high performance even during thermal throttling. | |
| キーワード | （和） | ヘテロジーニアスCPUアーキテクチャ / H-treeクロック, / 適応型電圧制御(AVS) / 動的周波数制御(DFS) / 温度制御技術 / マルチVth / マルチLg / |
| （英） | Heterogeneous CPU architecture / H-tree clock structure / Adaptive voltage scaling (AVS) / Dynamic Frequency Scaling (DFS) / Thermal control technique / Multi-Vt / Multi-Lg / | |
| 文献情報 | 信学技報, vol. 114, no. 175, ICD2014-33, pp. 11-16, 2014年8月. | |
| 資料番号 | ICD2014-33 | |
| 発行日 | 2014-07-28 (SDM, ICD) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | SDM2014-64 ICD2014-33 |
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