講演抄録/キーワード |
講演名 |
2014-08-04 11:15
積層前TSVテスト回路及び1GHzフルデジタルノイズモニタを用いた12.8GB/s Wide IO DRAMコントローラのテスト容易化 ○野村隆夫・森 涼・高柳浩二・落合俊彦・福岡一樹・木田 剛・新居浩二・森田貞行(ルネサス エレクトロニクス) SDM2014-65 ICD2014-34 エレソ技報アーカイブへのリンク:SDM2014-65 ICD2014-34 |
抄録 |
(和) |
我々は、シリコン貫通ビア(TSV)技術を用いたWide IO DRAMコントローラチップを開発した。ファインピッチに配列されたTSVの間に配置された小型IOの内部に専用テスト回路を設けることで、チップ積層前にTSV接続不良を排除可能とした。また、512ビットのDQによる同時スイッチングノイズによるVminの悪化を改善するために、フルデジタルノイズモニタを用いたパッケージ-ボードのインピーダンス最適化の手法を提案する。本開発で我々は12.8GB/sでの動作と、LPDDR3と比較して89%の電力削減を達成した。 |
(英) |
We developed a Wide IO DRAM controller chip with Through Silicon Via (TSV) technology. Test circuitry is embedded in the micro-IOs placed between the fine pitch TSVs which can reject TSV connectivity failures prior to stacking process. In order to reduce Vmin degradation induced by 512 DQs simultaneously switching noise, we introduce a package-board impedance optimization method utilizing a full digital noise monitor. We achieved 12.8 GB/s operation, while IO power was reduced by 89 % compared to LPDDR3. |
キーワード |
(和) |
TSV / Wide IO DRAM / 積層前TSVテスト / フルデジタルノイズモニタ / 同時スイッチングノイズ / インピーダンス最適化 / / |
(英) |
TSV / Wide IO DRAM / pre-bonding test / fully digital noise monitor / simultaneous switching noise / impedance optimization / / |
文献情報 |
信学技報, vol. 114, no. 175, ICD2014-34, pp. 17-21, 2014年8月. |
資料番号 |
ICD2014-34 |
発行日 |
2014-07-28 (SDM, ICD) |
ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) |
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