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| 講演抄録／キーワード | ||
| 講演名 | 2014-11-26 10:45 タイミング制約を含んだ回路記述方式とその意味論 ○西村俊二・尼崎太樹・末吉敏則（熊本大）  VLD2014-82 DC2014-36 |
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| 抄録 | （和） | 数学的な理論に基づく厳密な検証が可能となることから，各種の形式検証手法が広がりつつあるが，その検証対象は同期回路に限られている．非同期回路については，遅延値が不明な回路記述のみを対象としての検証は意味をなさないからである．本稿では形式検証の対象を同期回路以外にも広げるべく，タイミング制約を含んだ回路記述方式とその意味論を提案する．提案の記述方式は，プログラミング言語のクラスArrowの概念を用いて構成要素中心の考え方を可能にする．また，その意味論は様相論理のクリプキ意味論を用い，抽象的な遅延の概念を導入する．提案の回路記述とその意味論により，非同期回路についても形式検証が可能となることを示す．また，実用化に向けた試みとして定理証明言語Agda上の実装もあわせて示す． |
| （英） | Formal verification methods are wide-spreading due to its mathmatical rigorousaspect, although they limited to synchrounous circiut.For an asynchronou circuit, It is almost no meaning in verification along undefined delayvalues on circuit description phase.In this article, we propose a hardware description method and semantics providing a timingconstraint to allow verification of an asynchronous circuit.The description method is component-centered by introducing a concept ofArrows that is a class of a programming language.The semantics employs an abstract delay under Kripke semantics of modal logic.Verification of an asynchronous circuit become possible with applying the descriptionmethod and semantics.We also show an implementation of the description and semantics on theorem prover Agda. | |
| キーワード | （和） | ハードウェア記述 / タイミング制約 / 形式手法 / 形式検証 / 非同期回路 / / / |
| （英） | hardware description / timing constraint / formal method / formal verification / asynchronous circuit / / / | |
| 文献情報 | 信学技報, vol. 114, no. 328, VLD2014-82, pp. 81-86, 2014年11月. | |
| 資料番号 | VLD2014-82 | |
| 発行日 | 2014-11-19 (VLD, DC) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2014-82 DC2014-36 |
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| 研究会情報 | |
| 研究会 | VLD DC IPSJ-SLDM CPSY RECONF ICD CPM |
| 開催期間 | 2014-11-26 - 2014-11-28 |
| 開催地（和） | ビーコンプラザ（別府国際コンベンションセンター） |
| 開催地（英） | B-ConPlaza |
| テーマ（和） | デザインガイア2014 -VLSI設計の新しい大地- |
| テーマ（英） | Design Gaia 2014 -New Field of VLSI Design- |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2014-11-VLD-DC-SLDM-CPSY-RECONF-ICD-CPM |
| 本文の言語 | 日本語 |
| タイトル（和） | タイミング制約を含んだ回路記述方式とその意味論 |
| サブタイトル（和） | |
| タイトル（英） | A hardware description method and sematics providing a timing constrant |
| サブタイトル（英） | |
| キーワード(1)（和/英） | ハードウェア記述 / hardware description |
| キーワード(2)（和/英） | タイミング制約 / timing constraint |
| キーワード(3)（和/英） | 形式手法 / formal method |
| キーワード(4)（和/英） | 形式検証 / formal verification |
| キーワード(5)（和/英） | 非同期回路 / asynchronous circuit |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 西村 俊二 / Shunji Nishimura / ニシムラ シュンジ |
| 第1著者 所属（和/英） | 熊本大学 (略称： 熊本大) Kumamoto University (略称： Kumamoto Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 尼崎 太樹 / Motoki Amagasaki / アマガサキ モトキ |
| 第2著者 所属（和/英） | 熊本大学 (略称： 熊本大) Kumamoto University (略称： Kumamoto Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 末吉 敏則 / Toshinori Sueyoshi / スエヨシ トシノリ |
| 第3著者 所属（和/英） | 熊本大学 (略称： 熊本大) Kumamoto University (略称： Kumamoto Univ.) |
| 講演者 | 第1著者 |
| 発表日時 | 2014-11-26 10:45:00 |
| 発表時間 | 25分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2014-82, DC2014-36 |
| 巻番号（vol） | vol.114 |
| 号番号（no） | no.328(VLD), no.329(DC) |
| ページ範囲 | pp.81-86 |
| ページ数 | 6 |
| 発行日 | 2014-11-19 (VLD, DC) |
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