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| 講演抄録／キーワード | ||
| 講演名 | 2014-11-27 16:00 FPGAベースASICエミュレータにおける高速シリアル通信機構の設計と評価 ○岡本隆志・久我守弘・尼崎太樹・飯田全広・末吉敏則（熊本大）  RECONF2014-42 |
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| 抄録 | （和） | 回路規模の増大に伴い，特定用途向けLSI（Large Scale Integration）であるASIC（Application Specific Integrated Circuit）の機能検証期間の短縮が求められている．現在，高速な検証手法のひとつとしてFPGA（Field Programmable Gate Array）を用いたASICエミュレータがある．しかし，大規模回路を実装する際に回路を分割して複数のFPGAに実装する必要があるため，エミュレーション周波数の低下やI/Oピンの不足などの問題が発生する．そこで，本稿ではFPGA間のデータ転送に高速シリアル通信を用いて，エミュレーション周波数を落とさずに大規模回路をエミュレーション可能なFPGAベースASICエミュレータを提案する．Xilinx社製のVirtex-6 FPGAを1個用いて，転送データのループバックエミュレーションを行った結果，提案エミュレータは最大6.9MHzのエミュレーション周波数を達成することがわかった．また，Virtex UltraScaleシリーズのXCVC440デバイスを9個完全結合した場合，4億2,000万ASICゲート規模の回路デザインを最大5.2MHzで検証可能であることが見込まれた． |
| （英） | The circuit scale of Application Specific Integrated Circuit（ASIC）has been increasing. Therefore the shortening of functional verification period is required. ASIC emulator using Field Programmable Gate Arrays (FPGA) is one of the fastest verification techniques. But FPGA-based ASIC emulator requires a circuit partitioning when emulating a large-scale circuit. And its emulation frequency is remarkably reduced and I/O pins are lacked. This paper proposes the FPGA-based ASIC emulator using high-speed serial communication for data communication between the FPGAs. The evaluation result shows that maximum emulation frequency of our proposed FPGA-based ASIC emulator is 6.9MHz. From the evaluation result, we estimate maximum emulation frequency is 5.2Mhz when emulating 420 million ASIC gates circuit using 9 UltraScale FPGAs. |
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| キーワード | （和） | ASICエミュレータ / FPGA / 高速シリアル通信 / / / / / |
| （英） | ASIC-emulator / FPGA / High-speed serial communication / / / / / | |
| 文献情報 | 信学技報, vol. 114, no. 331, RECONF2014-42, pp. 45-50, 2014年11月. | |
| 資料番号 | RECONF2014-42 | |
| 発行日 | 2014-11-19 (RECONF) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | RECONF2014-42 |
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| 研究会情報 | |
| 研究会 | VLD DC IPSJ-SLDM CPSY RECONF ICD CPM |
| 開催期間 | 2014-11-26 - 2014-11-28 |
| 開催地（和） | ビーコンプラザ（別府国際コンベンションセンター） |
| 開催地（英） | B-ConPlaza |
| テーマ（和） | デザインガイア2014 -VLSI設計の新しい大地- |
| テーマ（英） | Design Gaia 2014 -New Field of VLSI Design- |
| 講演論文情報の詳細 | |
| 申込み研究会 | RECONF |
| 会議コード | 2014-11-VLD-DC-SLDM-CPSY-RECONF-ICD-CPM |
| 本文の言語 | 日本語 |
| タイトル（和） | FPGAベースASICエミュレータにおける高速シリアル通信機構の設計と評価 |
| サブタイトル（和） | |
| タイトル（英） | Design and Evaluation of High-speed Serial Communication Mechanism for FPGA-based ASIC Emulator |
| サブタイトル（英） | |
| キーワード(1)（和/英） | ASICエミュレータ / ASIC-emulator |
| キーワード(2)（和/英） | FPGA / FPGA |
| キーワード(3)（和/英） | 高速シリアル通信 / High-speed serial communication |
| キーワード(4)（和/英） | / |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 岡本 隆志 / Takashi Okamoto / オカモト タカシ |
| 第1著者 所属（和/英） | 熊本大学 (略称： 熊本大) Kumamoto University (略称： Kumamoto Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 久我 守弘 / Morihiro Kuga / クガ モリヒロ |
| 第2著者 所属（和/英） | 熊本大学 (略称： 熊本大) Kumamoto University (略称： Kumamoto Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 尼崎 太樹 / Motoki Amagasaki / アマガサキ モトキ |
| 第3著者 所属（和/英） | 熊本大学 (略称： 熊本大) Kumamoto University (略称： Kumamoto Univ.) |
| 第4著者 氏名（和/英/ヨミ） | 飯田 全広 / Masahiro Iida / イイダ マサヒロ |
| 第4著者 所属（和/英） | 熊本大学 (略称： 熊本大) Kumamoto University (略称： Kumamoto Univ.) |
| 第5著者 氏名（和/英/ヨミ） | 末吉 敏則 / Toshinori Sueyoshi / スエヨシ トシノリ |
| 第5著者 所属（和/英） | 熊本大学 (略称： 熊本大) Kumamoto University (略称： Kumamoto Univ.) |
| 講演者 | 第1著者 |
| 発表日時 | 2014-11-27 16:00:00 |
| 発表時間 | 25分 |
| 申込先研究会 | RECONF |
| 資料番号 | RECONF2014-42 |
| 巻番号（vol） | vol.114 |
| 号番号（no） | no.331 |
| ページ範囲 | pp.45-50 |
| ページ数 | 6 |
| 発行日 | 2014-11-19 (RECONF) |
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