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| 講演抄録／キーワード | ||
| 講演名 | 2014-11-27 16:50 最適なワードサイズを持つアクセラレータによる有限体演算の高速化 ○岩崎亜衣子・柴田裕一郎・小栗 清・原澤隆一（長崎大）  RECONF2014-44 |
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| 抄録 | （和） | 本稿では楕円曲線暗号の分野で使われる有限体の演算を高速化するために,標数2の有限体演算用の機構を，FPGA上のソフトコア用のアクセラレータとして実装した． $GF(2^m)$における還元処理の演算回数は，既約多項式と演算ワードサイズによって左右されることから，ワードサイズを変更可能な演算機構を実装した． ３つのアプリケーションを用いて評価を行った結果，ワードサイズを変更することによって，最大で10.2倍の高速化が実現できた． この演算機構を実アプリケーションで有効に利用するために$GF(2^m)$の乗算器の実装も行った． その結果，乗算は複数回に分けて実行することで演算機構のアドバンテージが発揮されることを示した． |
| （英） | In this paper, we implement architecture to speed up $GF(2^m)$ arithmetic in Elliptic Curve Cryptography(ECC) systems as an accelerator of the soft-cores on field programmable gate arrays (FPGAs). The number of arithmetic operations needed for the reduction processing for $GF(2^m)$ is influenced by the irreducible polynominal and the word size, so we implement the variable word size accelerator. As a result of evaluation with it three applications, it is shown that performance is improvement to up to 10.2 times by changing the word size compared to the standard 32-bit word size. We also implement a multiplier to use accelerator effectively on many applications. From these results, advantage of our accelerator is shown by dividing the multiplication into several steps. |
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| キーワード | （和） | FPGA / 有限体演算 / 楕円曲線暗号 / アクセラレータ / / / / |
| （英） | FPGA / Finite field arithmetic / ECC / Accelerator / / / / | |
| 文献情報 | 信学技報, vol. 114, no. 331, RECONF2014-44, pp. 57-61, 2014年11月. | |
| 資料番号 | RECONF2014-44 | |
| 発行日 | 2014-11-19 (RECONF) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | RECONF2014-44 |
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| 研究会情報 | |
| 研究会 | VLD DC IPSJ-SLDM CPSY RECONF ICD CPM |
| 開催期間 | 2014-11-26 - 2014-11-28 |
| 開催地（和） | ビーコンプラザ（別府国際コンベンションセンター） |
| 開催地（英） | B-ConPlaza |
| テーマ（和） | デザインガイア2014 -VLSI設計の新しい大地- |
| テーマ（英） | Design Gaia 2014 -New Field of VLSI Design- |
| 講演論文情報の詳細 | |
| 申込み研究会 | RECONF |
| 会議コード | 2014-11-VLD-DC-SLDM-CPSY-RECONF-ICD-CPM |
| 本文の言語 | 日本語 |
| タイトル（和） | 最適なワードサイズを持つアクセラレータによる有限体演算の高速化 |
| サブタイトル（和） | |
| タイトル（英） | Accelerating finite field arithmetic with a suitable word size |
| サブタイトル（英） | |
| キーワード(1)（和/英） | FPGA / FPGA |
| キーワード(2)（和/英） | 有限体演算 / Finite field arithmetic |
| キーワード(3)（和/英） | 楕円曲線暗号 / ECC |
| キーワード(4)（和/英） | アクセラレータ / Accelerator |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 岩崎 亜衣子 / Aiko Iwasaki / イワサキ アイコ |
| 第1著者 所属（和/英） | 長崎大学 (略称： 長崎大) Nagasaki University (略称： Nagasaki Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 柴田 裕一郎 / Yuichiro Shibata / シバタ ユウイチロウ |
| 第2著者 所属（和/英） | 長崎大学 (略称： 長崎大) Nagasaki University (略称： Nagasaki Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 小栗 清 / Kiyoshi Oguri / オグリ キヨシ |
| 第3著者 所属（和/英） | 長崎大学 (略称： 長崎大) Nagasaki University (略称： Nagasaki Univ.) |
| 第4著者 氏名（和/英/ヨミ） | 原澤 隆一 / Ryuichi Harasawa / ハラサワ リュウイチ |
| 第4著者 所属（和/英） | 長崎大学 (略称： 長崎大) Nagasaki University (略称： Nagasaki Univ.) |
| 講演者 | 第1著者 |
| 発表日時 | 2014-11-27 16:50:00 |
| 発表時間 | 25分 |
| 申込先研究会 | RECONF |
| 資料番号 | RECONF2014-44 |
| 巻番号（vol） | vol.114 |
| 号番号（no） | no.331 |
| ページ範囲 | pp.57-61 |
| ページ数 | 5 |
| 発行日 | 2014-11-19 (RECONF) |
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