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| 講演抄録／キーワード | ||
| 講演名 | 2014-11-28 09:15 Castle of Chipsのためのスケーラブルな高性能積層法 ○中原 浩・松谷宏紀（慶大）・鯉渕道紘（NII）・天野英晴（慶大）  CPSY2014-79 |
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| 抄録 | （和） | 誘導結合によるチップ間ワイヤレス接続は、比較的容易に 3 次元方向にチップを積層することができる。Castle of Chips(CoC) はインダクタを搭載したチップを多数接続し、スケーラビリティのあるマルチチップ接続を実現する手法である。従来、直線積載法とドーナツ状積層の二種類の積層法が提案されていた。しかし、これらの手法では、積層可能な枚数が制限されてしまう・性能があまり出ないネットワークになってしまうという二つの問題点があった。本報告では、CoC のための新しい積層法を提案し、この積層法によって構成されるネットワークが、メッシュを積み重ねたトポロジとなり、メッシュと同等、またはそれ以上の性能が実現できることを示す。また、このトポロジのためのルーティングを提案し、それがデッドロックフリーであることを示す。 |
| （英） | Castle of Chips(CoC) is a chip stacking structure without chip-to-chip wired interconnection. Instead, each chip uses inductive coupling wireless through chip interconnect for both 2D and 3D direction. Conventional linear stacking method and circular stacking method have problems that the number of stacking chip is limited, and the performance is worse than that of 2D mesh connection. In this paper, we propose a new chip stacking structure for the CoC, which makes the low latency network like piling multiple meshes network, and it realizes lower latency and higher throughput than corresponding 2D mesh. Also, we proposed a routing method for this stacking structure, and proved it to be deadlock free. | |
| キーワード | （和） | チップ間ワイヤレス接続 / 相互結合網 / / / / / / |
| （英） | Inductive coupling interconnect / Interconnection network / / / / / / | |
| 文献情報 | 信学技報, vol. 114, no. 330, CPSY2014-79, pp. 39-44, 2014年11月. | |
| 資料番号 | CPSY2014-79 | |
| 発行日 | 2014-11-19 (CPSY) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | CPSY2014-79 |
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| 研究会情報 | |
| 研究会 | VLD DC IPSJ-SLDM CPSY RECONF ICD CPM |
| 開催期間 | 2014-11-26 - 2014-11-28 |
| 開催地（和） | ビーコンプラザ（別府国際コンベンションセンター） |
| 開催地（英） | B-ConPlaza |
| テーマ（和） | デザインガイア2014 -VLSI設計の新しい大地- |
| テーマ（英） | Design Gaia 2014 -New Field of VLSI Design- |
| 講演論文情報の詳細 | |
| 申込み研究会 | CPSY |
| 会議コード | 2014-11-VLD-DC-SLDM-CPSY-RECONF-ICD-CPM |
| 本文の言語 | 日本語 |
| タイトル（和） | Castle of Chipsのためのスケーラブルな高性能積層法 |
| サブタイトル（和） | |
| タイトル（英） | Scalable and Low Latency Structure for Castle of Chips |
| サブタイトル（英） | |
| キーワード(1)（和/英） | チップ間ワイヤレス接続 / Inductive coupling interconnect |
| キーワード(2)（和/英） | 相互結合網 / Interconnection network |
| キーワード(3)（和/英） | / |
| キーワード(4)（和/英） | / |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 中原 浩 / Hiroshi Nakahara / ナカハラ ヒロシ |
| 第1著者 所属（和/英） | 慶應義塾大学 (略称： 慶大) Keio University (略称： Keio Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 松谷 宏紀 / Hiroki Matsutani / マツタニ ヒロキ |
| 第2著者 所属（和/英） | 慶應義塾大学 (略称： 慶大) Keio University (略称： Keio Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 鯉渕 道紘 / Michihiro Koibuchi / コイブチ ミチヒロ |
| 第3著者 所属（和/英） | 国立情報学研究所 (略称： NII) National Institute of Informatics (略称： NII) |
| 第4著者 氏名（和/英/ヨミ） | 天野 英晴 / Hideharu Amano / アマノ ヒデハル |
| 第4著者 所属（和/英） | 慶應義塾大学 (略称： 慶大) Keio University (略称： Keio Univ.) |
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| 講演者 | 第1著者 |
| 発表日時 | 2014-11-28 09:15:00 |
| 発表時間 | 25分 |
| 申込先研究会 | CPSY |
| 資料番号 | CPSY2014-79 |
| 巻番号（vol） | vol.114 |
| 号番号（no） | no.330 |
| ページ範囲 | pp.39-44 |
| ページ数 | 6 |
| 発行日 | 2014-11-19 (CPSY) |
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