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| 講演抄録／キーワード | ||
| 講演名 | 2015-01-30 09:30 FLOPS-2Dの低レベル通信制御機構の実装と性能評価 ○喜屋武克樹・新垣 誠・平井裕介・仲宗根宏貴（琉球大）・藤田直行（JAXA）・天野英晴（慶大）・長名保範（琉球大）  VLD2014-134 CPSY2014-143 RECONF2014-67 |
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| 抄録 | （和） | FLOPS-2Dは計算流体力学のアクセラレータのプロトタイプとして開発されたマルチFPGA計算機システムであり、メモリとFPGAを搭載したボードを高速シリアルリンクで複数接続した構成になっている。これにより、大規模な数値 計算パイプラインを複数のFPGAにまたがって実装することを目指しているが、シリアルリンクを介したデータ通信ではボード間のクロック周波数の差異や伝送遅延などが送受信を行ううえで問題になる。また、各ボードは電源投入後個別に初期化されるため、システム全体で連携してスタートアップを行う仕組みが必要になる。しかし、これらの仕組みはまだ実装されておらず実際にシステムを稼働させるには至っていない。そこで、本研究ではシリア ルリンクを介した通信の管理機構とスタートアップの機能を開発、実装した。実装した機能はシミュレーションと実機でのテストで評価を行い、正常に動作していることを確認することができた。 |
| （英） | FLOPS-2D is a multiple-FPGA computer system that consists of several FLOPS boards. Each FLOPS board has one FPGA, memory modules and 4 high-speed serial links to connect the boards to each other. Because each FLOPS board has its own clock oscillator, slight differences of their frequencies becomes a problem on sending and receiving data between the boards. In addition, each FPGA is configured and reset individually so they need mechanism to start up after the links had established. In this report, the design and implementation of communication and start-up mechanism are shown. The mechanisms had verified by both simulation on 3x3 system and a real system of 2x2. | |
| キーワード | （和） | FLOPS-2D / FPGA / カスタム計算機 / 高速シリアルリンク / / / / |
| （英） | FLOPS-2D / FPGA / Custom Computer / High-speed Serial Link / / / / | |
| 文献情報 | 信学技報, vol. 114, no. 428, RECONF2014-67, pp. 139-143, 2015年1月. | |
| 資料番号 | RECONF2014-67 | |
| 発行日 | 2015-01-22 (VLD, CPSY, RECONF) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2014-134 CPSY2014-143 RECONF2014-67 |
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| 研究会情報 | |
| 研究会 | RECONF CPSY VLD IPSJ-SLDM |
| 開催期間 | 2015-01-29 - 2015-01-30 |
| 開催地（和） | 慶應義塾大学 日吉キャンパス |
| 開催地（英） | Hiyoshi Campus, Keio University |
| テーマ（和） | FPGA応用および一般 |
| テーマ（英） | FPGA Applications, etc |
| 講演論文情報の詳細 | |
| 申込み研究会 | RECONF |
| 会議コード | 2015-01-RECONF-CPSY-VLD-SLDM |
| 本文の言語 | 日本語 |
| タイトル（和） | FLOPS-2Dの低レベル通信制御機構の実装と性能評価 |
| サブタイトル（和） | |
| タイトル（英） | Implementation and Evaluation of the Low-level Communication Mechanism on FLOPS-2D |
| サブタイトル（英） | |
| キーワード(1)（和/英） | FLOPS-2D / FLOPS-2D |
| キーワード(2)（和/英） | FPGA / FPGA |
| キーワード(3)（和/英） | カスタム計算機 / Custom Computer |
| キーワード(4)（和/英） | 高速シリアルリンク / High-speed Serial Link |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 喜屋武 克樹 / Katsuki Kyan / キャン カツキ |
| 第1著者 所属（和/英） | 琉球大学 (略称： 琉球大) University of the Ryukyus (略称： Univ. of the Ryukyus) |
| 第2著者 氏名（和/英/ヨミ） | 新垣 誠 / Makoto Arakaki / アラカキ マコト |
| 第2著者 所属（和/英） | 琉球大学 (略称： 琉球大) University of the Ryukyus (略称： Univ. of the Ryukyus) |
| 第3著者 氏名（和/英/ヨミ） | 平井 裕介 / Yusuke Hirai / ヒライ ユウスケ |
| 第3著者 所属（和/英） | 琉球大学 (略称： 琉球大) University of the Ryukyus (略称： Univ. of the Ryukyus) |
| 第4著者 氏名（和/英/ヨミ） | 仲宗根 宏貴 / Hiroki Nakasone / ナカソネ ヒロキ |
| 第4著者 所属（和/英） | 琉球大学 (略称： 琉球大) University of the Ryukyus (略称： Univ. of the Ryukyus) |
| 第5著者 氏名（和/英/ヨミ） | 藤田 直行 / Naoyuki Fujita / フジタ ナオユキ |
| 第5著者 所属（和/英） | 宇宙航空研究開発機構 (略称： JAXA) Japan Aerospace Exploration Agency (略称： JAXA) |
| 第6著者 氏名（和/英/ヨミ） | 天野 英晴 / Hideharu Amano / アマノ ヒデハル |
| 第6著者 所属（和/英） | 慶應義塾大学 (略称： 慶大) Keio University (略称： Keio Univ.) |
| 第7著者 氏名（和/英/ヨミ） | 長名 保範 / Yasunori Osana / オサナ ヤスノリ |
| 第7著者 所属（和/英） | 琉球大学 (略称： 琉球大) University of the Ryukyus (略称： Univ. of the Ryukyus) |
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| 講演者 | 第1著者 |
| 発表日時 | 2015-01-30 09:30:00 |
| 発表時間 | 20分 |
| 申込先研究会 | RECONF |
| 資料番号 | VLD2014-134, CPSY2014-143, RECONF2014-67 |
| 巻番号（vol） | vol.114 |
| 号番号（no） | no.426(VLD), no.427(CPSY), no.428(RECONF) |
| ページ範囲 | pp.139-143 |
| ページ数 | 5 |
| 発行日 | 2015-01-22 (VLD, CPSY, RECONF) |
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