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| 講演抄録／キーワード | ||
| 講演名 | 2015-01-30 17:30 誘導結合型三次元積層マルチコアプロセッサにおけるキャッシュ間通信手法の検討 ○松村正隆（電通大）・近藤正章（東大）・松谷宏紀（慶大）・和田康孝（早大）・本多弘樹（電通大）  VLD2014-152 CPSY2014-161 RECONF2014-85 |
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| 抄録 | （和） | 近年，半導体技術の進歩により Network-on-Chip (NoC) の三次元化が可能となった．特に積層したチップ間をコイルによってワイヤレスに接続する誘導結合型三次元積層 (ThruChip Interface：以下TCI) は，三次元積層技術の主流である Through-Silicon Via (TSV) と比較して低コストで高い柔軟性を持つために注目されている．また，TCI は通信経路上にチップの集積回路等があっても通信が可能なため，チップのどこにでも配置が可能という大きな特徴がある．本稿では TCI の特徴を生かし，垂直方向の通信をルータのみに限らず，キャッシュ間でも行う通信手法を検討する．キャッシュ面積はルータに比して大きく，その分伝送用コイル数を多く敷設できるために高速な通信が可能となる．この手法を実装した三次元NoCをシミュレータにより評価し，性能について従来の三次元NoCと比較した．その結果，従来の三次元NoCに対して実行時間を平均5.6%短縮できることがわかった． |
| （英） | The inductive-coupling 3D chip stacking technique has several advantages over TSV-based 3D stacking. For example, its manufacturing cost is less expensive than TSV-based stacking. Moreover, inductive coupling coils can be placed on top of logic gates. Making good use of this feature, we investigate a cache to cache communication mechanism to improve manycore processor performance. We evaluate the proposed mechanism with a manycore simulator and results reveal that it improves performance by 5.6% on average compared to a conventional router-based 3D stacked manycore processor. | |
| キーワード | （和） | 3次元積層 / ネットワークオンチップ / マルチコアシステム / TCI / / / / |
| （英） | 3-D Stacking / Network-on-Chip / Multi-core System / TCI / / / / | |
| 文献情報 | 信学技報, vol. 114, no. 427, CPSY2014-161, pp. 245-250, 2015年1月. | |
| 資料番号 | CPSY2014-161 | |
| 発行日 | 2015-01-22 (VLD, CPSY, RECONF) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2014-152 CPSY2014-161 RECONF2014-85 |
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| 研究会情報 | |
| 研究会 | RECONF CPSY VLD IPSJ-SLDM |
| 開催期間 | 2015-01-29 - 2015-01-30 |
| 開催地（和） | 慶應義塾大学 日吉キャンパス |
| 開催地（英） | Hiyoshi Campus, Keio University |
| テーマ（和） | FPGA応用および一般 |
| テーマ（英） | FPGA Applications, etc |
| 講演論文情報の詳細 | |
| 申込み研究会 | CPSY |
| 会議コード | 2015-01-RECONF-CPSY-VLD-SLDM |
| 本文の言語 | 日本語 |
| タイトル（和） | 誘導結合型三次元積層マルチコアプロセッサにおけるキャッシュ間通信手法の検討 |
| サブタイトル（和） | |
| タイトル（英） | A Cache to Cache Communication Strategy for Wireless 3D Multi-Core Processors |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 3次元積層 / 3-D Stacking |
| キーワード(2)（和/英） | ネットワークオンチップ / Network-on-Chip |
| キーワード(3)（和/英） | マルチコアシステム / Multi-core System |
| キーワード(4)（和/英） | TCI / TCI |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 松村 正隆 / Masataka Matsumura / マツムラ マサタカ |
| 第1著者 所属（和/英） | 電気通信大学 (略称： 電通大) The University of Electro-Communications (略称： UEC) |
| 第2著者 氏名（和/英/ヨミ） | 近藤 正章 / Masaaki Kondo / コンドウ マサアキ |
| 第2著者 所属（和/英） | 東京大学 (略称： 東大) University of Tokyo (略称： Univ. Tokyo) |
| 第3著者 氏名（和/英/ヨミ） | 松谷 宏紀 / Hiroki Matsutani / マツタニ ヒロキ |
| 第3著者 所属（和/英） | 慶應義塾大学 (略称： 慶大) Keio University (略称： Keio Univ.) |
| 第4著者 氏名（和/英/ヨミ） | 和田 康孝 / Yasutaka Wada / ワダ ヤスタカ |
| 第4著者 所属（和/英） | 早稲田大学 (略称： 早大) Waseda University (略称： Waseda Univ.) |
| 第5著者 氏名（和/英/ヨミ） | 本多 弘樹 / Hiroki Honda / ホンダ ヒロキ |
| 第5著者 所属（和/英） | 電気通信大学 (略称： 電通大) The University of Electro-Communications (略称： UEC) |
| 講演者 | 第1著者 |
| 発表日時 | 2015-01-30 17:30:00 |
| 発表時間 | 20分 |
| 申込先研究会 | CPSY |
| 資料番号 | VLD2014-152, CPSY2014-161, RECONF2014-85 |
| 巻番号（vol） | vol.114 |
| 号番号（no） | no.426(VLD), no.427(CPSY), no.428(RECONF) |
| ページ範囲 | pp.245-250 |
| ページ数 | 6 |
| 発行日 | 2015-01-22 (VLD, CPSY, RECONF) |
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