お知らせ 2023年度・2024年度 学生員 会費割引キャンペーン実施中です
お知らせ 技術研究報告と和文論文誌Cの同時投稿施策(掲載料1割引き)について
お知らせ 電子情報通信学会における研究会開催について
お知らせ NEW 参加費の返金について
電子情報通信学会 研究会発表申込システム
講演論文 詳細
技報閲覧サービス
[ログイン]
技報アーカイブ
 トップに戻る 前のページに戻る   [Japanese] / [English] 

講演抄録/キーワード
講演名 2015-03-03 11:35
上流と下流からの挟み撃ち設計検証手法
石野禎将三菱電機マイコン機器ソフトウエアVLD2014-167
抄録 (和) いつでも回路を変更できるFPGAは検証が疎かになる傾向にあり,不具合収束の長期化を招いている.一方で,ASIC並みの網羅的な機能シミュレーションだけでFPGAの検証を行うと,FPGAの特長が阻害されてしまう.そのため,上流のシミュレーションで検証する機能と,下流の実基板で検証する機能とを切り分けた検証プロセスを採用し,大規模FPGAの開発に適用した.上流ではSystemCによる設計不具合の早期検出を,下流ではFPGA標準搭載IPの活用による実基板検証の効率化を実現し,従来手法と比べ開発期間の40%短縮を達成した. 
(英) The biggest advantage of FPGA is that can change the circuits at any time. Therefore, verification in virtual stage becomes neglected, and has led to prolonged verification in real stage. FPGA verification using only exhaustive simulation for ASIC, eliminate the advantages of the FPGA. In this paper, we introduce a method that combines the virtual and real stage verification to reduce the development period. Virtual verification using SystemC detects the defects of design at an earlier stage. Real verification using the FPGA standard on-chip IPs reduces the system verification period. This development process realizes 40% reduction of FPGA development period compared with conventional verification methods.
キーワード (和) SystemC / FPGA / 定量的開発管理 / 高位合成 / / / /  
(英) SystemC / FPGA / Quantitative Project Management / High-Level Synthesis / / / /  
文献情報 信学技報, vol. 114, no. 476, VLD2014-167, pp. 85-89, 2015年3月.
資料番号 VLD2014-167 
発行日 2015-02-23 (VLD) 
ISSN Print edition: ISSN 0913-5685    Online edition: ISSN 2432-6380
著作権に
ついて
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034)
PDFダウンロード VLD2014-167

研究会情報
研究会 VLD  
開催期間 2015-03-02 - 2015-03-04 
開催地(和) 沖縄県青年会館 
開催地(英) Okinawa Seinen Kaikan 
テーマ(和) システムオンシリコンを支える設計技術 
テーマ(英)  
講演論文情報の詳細
申込み研究会 VLD 
会議コード 2015-03-VLD 
本文の言語 日本語 
タイトル(和) 上流と下流からの挟み撃ち設計検証手法 
サブタイトル(和)  
タイトル(英) A Virtual/Real Combined Verification Method for FPGAs 
サブタイトル(英)  
キーワード(1)(和/英) SystemC / SystemC  
キーワード(2)(和/英) FPGA / FPGA  
キーワード(3)(和/英) 定量的開発管理 / Quantitative Project Management  
キーワード(4)(和/英) 高位合成 / High-Level Synthesis  
キーワード(5)(和/英) /  
キーワード(6)(和/英) /  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 石野 禎将 / Yoshimasa Ishino /
第1著者 所属(和/英) 三菱電機マイコン機器ソフトウエア株式会社 (略称: 三菱電機マイコン機器ソフトウエア)
Mitsubishi Electric Micro-Computer Application Software Co.,Ltd. (略称: MMS)
第2著者 氏名(和/英/ヨミ) / /
第2著者 所属(和/英) (略称: )
(略称: )
第3著者 氏名(和/英/ヨミ) / /
第3著者 所属(和/英) (略称: )
(略称: )
第4著者 氏名(和/英/ヨミ) / /
第4著者 所属(和/英) (略称: )
(略称: )
第5著者 氏名(和/英/ヨミ) / /
第5著者 所属(和/英) (略称: )
(略称: )
第6著者 氏名(和/英/ヨミ) / /
第6著者 所属(和/英) (略称: )
(略称: )
第7著者 氏名(和/英/ヨミ) / /
第7著者 所属(和/英) (略称: )
(略称: )
第8著者 氏名(和/英/ヨミ) / /
第8著者 所属(和/英) (略称: )
(略称: )
第9著者 氏名(和/英/ヨミ) / /
第9著者 所属(和/英) (略称: )
(略称: )
第10著者 氏名(和/英/ヨミ) / /
第10著者 所属(和/英) (略称: )
(略称: )
第11著者 氏名(和/英/ヨミ) / /
第11著者 所属(和/英) (略称: )
(略称: )
第12著者 氏名(和/英/ヨミ) / /
第12著者 所属(和/英) (略称: )
(略称: )
第13著者 氏名(和/英/ヨミ) / /
第13著者 所属(和/英) (略称: )
(略称: )
第14著者 氏名(和/英/ヨミ) / /
第14著者 所属(和/英) (略称: )
(略称: )
第15著者 氏名(和/英/ヨミ) / /
第15著者 所属(和/英) (略称: )
(略称: )
第16著者 氏名(和/英/ヨミ) / /
第16著者 所属(和/英) (略称: )
(略称: )
第17著者 氏名(和/英/ヨミ) / /
第17著者 所属(和/英) (略称: )
(略称: )
第18著者 氏名(和/英/ヨミ) / /
第18著者 所属(和/英) (略称: )
(略称: )
第19著者 氏名(和/英/ヨミ) / /
第19著者 所属(和/英) (略称: )
(略称: )
第20著者 氏名(和/英/ヨミ) / /
第20著者 所属(和/英) (略称: )
(略称: )
講演者 第1著者 
発表日時 2015-03-03 11:35:00 
発表時間 25分 
申込先研究会 VLD 
資料番号 VLD2014-167 
巻番号(vol) vol.114 
号番号(no) no.476 
ページ範囲 pp.85-89 
ページ数
発行日 2015-02-23 (VLD) 


[研究会発表申込システムのトップページに戻る]

[電子情報通信学会ホームページ]


IEICE / 電子情報通信学会