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| 講演抄録／キーワード | ||
| 講演名 | 2015-03-06 16:05 TSVモジュールの配置最適化アルゴリズムの提案 ○村田篤志・稲場朋大・吉見真聡・入江英嗣・吉永 努（電通大）  CPSY2014-169 DC2014-95 |
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| 抄録 | （和） | 3次元積層技術の進展によりVLSIの性能や電力を大きく改善することが期待されている． 設計最適化のための3次元フロアプランナのアルゴリズムが様々に提案されているが，TSVの配置について従来手法では近似がされており，最適化は正確ではない． そこで本論文では，TSVをモジュール同様に配置最適化するアルゴリズムを提案する． 提案アルゴリズムを実装して得られた3次元プロセッサのフロアプランでは有効なTSV位置には傾向があることが示され，配線アクティビティについて従来よりも28.4％正確な見積もりで最適化ができることがわかった． |
| （英） | The performance and the power efficiency of VLSI are expected to be significantly improved by the development of 3D stacking technologies. Various 3D floorplanner algorithms are proposed to optimize the design of future 3D-ICs,while they approximate the arrangement of TSVs, which diminishes the optimization. In this paper, novel algorithm that optimizes the location of TSVs as well as normal modules is proposed. Our algorithm is implemented and the optimization of 3d microprocessor floorplan is organized. The evaluation results show that there are some common tendency in effective TSV positions. It is also revealed that our algorithm estimates ``wire-activity'' cost function in 28.4％ higher accuracy for the optimization. |
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| キーワード | （和） | 3次元積層技術 / フロアプランナ / TSV / シミュレーテッドアニーリング / / / / |
| （英） | Three-dimensional stack technology / Floorplanner / TSV / Simulated Annealing / / / / | |
| 文献情報 | 信学技報, vol. 114, no. 506, CPSY2014-169, pp. 43-48, 2015年3月. | |
| 資料番号 | CPSY2014-169 | |
| 発行日 | 2015-02-27 (CPSY, DC) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | CPSY2014-169 DC2014-95 |
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| 研究会情報 | |
| 研究会 | CPSY IPSJ-EMB IPSJ-SLDM DC |
| 開催期間 | 2015-03-06 - 2015-03-07 |
| 開催地（和） | 奄美市社会福祉協議会 会議室（2F・４F） |
| 開催地（英） | |
| テーマ（和） | 組込み技術とネットワークに関するワークショップ ETNET2015 |
| テーマ（英） | |
| 講演論文情報の詳細 | |
| 申込み研究会 | CPSY |
| 会議コード | 2015-03-CPSY-EMB-SLDM-DC |
| 本文の言語 | 日本語 |
| タイトル（和） | TSVモジュールの配置最適化アルゴリズムの提案 |
| サブタイトル（和） | |
| タイトル（英） | A proposal of placement optimization algorithm by introducing TSV module |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 3次元積層技術 / Three-dimensional stack technology |
| キーワード(2)（和/英） | フロアプランナ / Floorplanner |
| キーワード(3)（和/英） | TSV / TSV |
| キーワード(4)（和/英） | シミュレーテッドアニーリング / Simulated Annealing |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 村田 篤志 / Atsushi Murata / ムラタ アツシ |
| 第1著者 所属（和/英） | 電気通信大学 (略称： 電通大) The University of Electro Comunications (略称： UEC) |
| 第2著者 氏名（和/英/ヨミ） | 稲場 朋大 / Tomohiro Inaba / イナバ トモヒロ |
| 第2著者 所属（和/英） | 電気通信大学 (略称： 電通大) The University of Electro Comunications (略称： UEC) |
| 第3著者 氏名（和/英/ヨミ） | 吉見 真聡 / Masato Yoshimi / ヨシミ マサト |
| 第3著者 所属（和/英） | 電気通信大学 (略称： 電通大) The University of Electro Comunications (略称： UEC) |
| 第4著者 氏名（和/英/ヨミ） | 入江 英嗣 / Hidetsugu Irie / イリエ ヒデツグ |
| 第4著者 所属（和/英） | 電気通信大学 (略称： 電通大) The University of Electro Comunications (略称： UEC) |
| 第5著者 氏名（和/英/ヨミ） | 吉永 努 / Tsutomu Yoshinaga / ヨシナガ ツトム |
| 第5著者 所属（和/英） | 電気通信大学 (略称： 電通大) The University of Electro Comunications (略称： UEC) |
| 講演者 | 第1著者 |
| 発表日時 | 2015-03-06 16:05:00 |
| 発表時間 | 25分 |
| 申込先研究会 | CPSY |
| 資料番号 | CPSY2014-169, DC2014-95 |
| 巻番号（vol） | vol.114 |
| 号番号（no） | no.506(CPSY), no.507(DC) |
| ページ範囲 | pp.43-48 |
| ページ数 | 6 |
| 発行日 | 2015-02-27 (CPSY, DC) |
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