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| 講演抄録／キーワード | ||
| 講演名 | 2015-06-16 14:10 BASTにおけるスキャンスライスに基づくテストデータ削減法 ○錦織 誠・山崎紘史・細川利典・新井雅之（日大）・吉村正義（京都産大）  DC2015-16 |
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| 抄録 | （和） | LSIのテスト品質を維持しながら，テストデータ量を大幅に削減する手法の一つとして，組込み自己テストと決定的テスト生成を組み合わせたテスト手法であるBAST法が提案されている．BASTアーキテクチャにおいて，疑似ランダムパターン発生器で生成された疑似ランダムパターンを決定的パターンに変換するために，ビット反転を使用している．BASTを用いた場合のテストデータは，ビット反転命令とシフト命令から構成される．ビット反転命令は疑似ランダムパターンと決定的パターンとの衝突ビット数に依存する．それゆえ，テストデータ量を削減するためには，衝突ビット数を削減しなければならない．本論文では，衝突ビットは各スキャンスライスでばらつきを持つという点に着目する．衝突ビット数が大きいスキャンスライスに全ビット反転命令を適用し，ビット反転命令を削減する方法を提案する．実験結果はISCAS'89ベンチマーク回路，ITC'99ベンチマーク回路に対して，本手法が反転命令数とテストデータ量の削減に有効であることを示す． |
| （英） | BAST is one of techniques to reduce the amount of test data while maintaining high test quality by combining built-in self test with deterministic test generation. On BAST architecture, a bit-flipping technique is used to convert pseudo-random patterns to deterministic patterns. The test data on BAST are consists of bit-flipping instructions and shift instructions. The number of bit-flipping instructions depends on that of conflicted bits between deterministic patterns and pseudo random patterns. Therefore, the number of conflicted bits must be reduced to decrease the amount of test data. In this paper, we focus that the number of the conflicted bits has variation at each scan slice. We propose a method to reduce the number of conflicted bits by applying an all bit-flipping instruction to scan slices with many conflicted bits. Experimental results show that the proposed method was effective to reduce the number of bit-flipping instructions and the amount of test data for ISCAS'89 and ITC'99 benchmark circuits. | |
| キーワード | （和） | BASTアーキテクチャ / スキャンスライス / BASTコード / 反転命令 / / / / |
| （英） | BAST architecture / scan slice / BAST code / bit-flipping instructions / / / / | |
| 文献情報 | 信学技報, vol. 115, no. 86, DC2015-16, pp. 1-6, 2015年6月. | |
| 資料番号 | DC2015-16 | |
| 発行日 | 2015-06-09 (DC) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | DC2015-16 |
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| 研究会情報 | |
| 研究会 | DC |
| 開催期間 | 2015-06-16 - 2015-06-16 |
| 開催地（和） | 機械振興会館 地下3階2号室 |
| 開催地（英） | Kikai-Shinko-Kaikan Bldg. |
| テーマ（和） | 高信頼性設計／テスト，一般 |
| テーマ（英） | Reliable design and Test, etc. |
| 講演論文情報の詳細 | |
| 申込み研究会 | DC |
| 会議コード | 2015-06-DC |
| 本文の言語 | 日本語 |
| タイトル（和） | BASTにおけるスキャンスライスに基づくテストデータ削減法 |
| サブタイトル（和） | |
| タイトル（英） | A test data reduction method based on scan slice on BAST |
| サブタイトル（英） | |
| キーワード(1)（和/英） | BASTアーキテクチャ / BAST architecture |
| キーワード(2)（和/英） | スキャンスライス / scan slice |
| キーワード(3)（和/英） | BASTコード / BAST code |
| キーワード(4)（和/英） | 反転命令 / bit-flipping instructions |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 錦織 誠 / Makoto Nishikiori / ニシキオリ マコト |
| 第1著者 所属（和/英） | 日本大学 (略称： 日大) Nihon University (略称： Nihon Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 山崎 紘史 / Hiroshi Yamazaki / ヤマザキ ヒロシ |
| 第2著者 所属（和/英） | 日本大学 (略称： 日大) Nihon University (略称： Nihon Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 細川 利典 / Toshinori Hosokawa / ホソカワ トシノリ |
| 第3著者 所属（和/英） | 日本大学 (略称： 日大) Nihon University (略称： Nihon Univ.) |
| 第4著者 氏名（和/英/ヨミ） | 新井 雅之 / Masayuki Arai / アライ マサノリ |
| 第4著者 所属（和/英） | 日本大学 (略称： 日大) Nihon University (略称： Nihon Univ.) |
| 第5著者 氏名（和/英/ヨミ） | 吉村 正義 / Masayoshi Yoshimura / ヨシムラ マサヨシ |
| 第5著者 所属（和/英） | 京都産業大学 (略称： 京都産大) Kyoto Sangyo University (略称： Kyoto Sangyo Univ.) |
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| 講演者 | 第1著者 |
| 発表日時 | 2015-06-16 14:10:00 |
| 発表時間 | 25分 |
| 申込先研究会 | DC |
| 資料番号 | DC2015-16 |
| 巻番号（vol） | vol.115 |
| 号番号（no） | no.86 |
| ページ範囲 | pp.1-6 |
| ページ数 | 6 |
| 発行日 | 2015-06-09 (DC) |
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