| 電子情報通信学会 研究会発表申込システム 講演論文 詳細 |
技報閲覧サービス [ログイン] 技報アーカイブ |
| トップに戻る | 前のページに戻る | [Japanese] / [English] |
| 講演抄録／キーワード | ||
| 講演名 | 2015-12-03 10:10 コンポーネント間近接制約を考慮した耐ソフトエラーデータパス合成 ○呉 政訓・金子峰雄（北陸先端大）  VLD2015-62 DC2015-58 |
|
| 抄録 | （和） | 近年，半導体デバイスの微細化が進み，それに伴ったソフトエラーによるVLSIの信頼性の低下が問題となっている．本研究では，単一ソフトエラーによる複数コンポーネントの誤りに耐性を持たせるため，アルゴリズムの３重化を基盤とし，高位合成の枠組みで３重化された計算処理に対して比較・リトライ回路や多数決回路を用いることで，オンラインでの誤り訂正を実現する．単一ソフトエラーによる誤りの影響が一定の空間的範囲を越えないことを前提に，同じタイミングで誤ってはならないコンポーネント間に近接制約を課すことで，投機的資源共有の機会が増大すると共に，３重化された計算処理が並行的に実行可能となる為，よりレイテンシが小さい計算処理を実現できる．データパス合成実験では，近接制約を基に比較・リトライ回路や多数決回路を組み合わせることで，実行レイテンシが大幅に削減されることを確認した． |
| （英） | As the device size decreases, the reliability degradation due to soft-errors is becoming one of the serious issues in VLSIs. Concerning the tolerability against multiple component error caused by a single soft-error in our design, we use the combination of comparison-retry mechanism and vote mechanism to realize on-line error correction. Under the assumption that a single soft-error does not affect beyond a certain spatial range, we consider the adjacency constraint between components in datapath. By introducing the adjacency constraint, the chance of speculative resource sharing can be increased, 3 triplicated computation algorithms can be executed in parallel, and as a result, total schedule length can be improved. The experimental result revealed that our approach can reduce the latency in many applications compared with conventional methods. | |
| キーワード | （和） | ソフトエラー / 耐故障 / コンポーネント間近接制約 / 高位合成 / アルゴリズム３重化 / / / |
| （英） | Soft-Error / Fault Tolerance / Component Adjacency Constraint / High-Level Synthesis / Triple Algorithm Redundancy / / / | |
| 文献情報 | 信学技報, vol. 115, no. 338, VLD2015-62, pp. 159-164, 2015年12月. | |
| 資料番号 | VLD2015-62 | |
| 発行日 | 2015-11-24 (VLD, DC) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2015-62 DC2015-58 |
|
| 研究会情報 | |
| 研究会 | VLD DC IPSJ-SLDM CPSY RECONF ICD CPM |
| 開催期間 | 2015-12-01 - 2015-12-03 |
| 開催地（和） | 長崎県勤労福祉会館 |
| 開催地（英） | Nagasaki Kinro Fukushi Kaikan |
| テーマ（和） | デザインガイア2015 -VLSI設計の新しい大地- |
| テーマ（英） | Design Gaia 2015 -New Field of VLSI Design- |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2015-12-VLD-DC-SLDM-CPSY-RECONF-ICD-CPM |
| 本文の言語 | 日本語 |
| タイトル（和） | コンポーネント間近接制約を考慮した耐ソフトエラーデータパス合成 |
| サブタイトル（和） | |
| タイトル（英） | An Approach to Soft-Error Tolerant Datapath Synthesis Considering Adjacency Constraint between Components |
| サブタイトル（英） | |
| キーワード(1)（和/英） | ソフトエラー / Soft-Error |
| キーワード(2)（和/英） | 耐故障 / Fault Tolerance |
| キーワード(3)（和/英） | コンポーネント間近接制約 / Component Adjacency Constraint |
| キーワード(4)（和/英） | 高位合成 / High-Level Synthesis |
| キーワード(5)（和/英） | アルゴリズム３重化 / Triple Algorithm Redundancy |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 呉 政訓 / Junghoon Oh / オ ジョンフン |
| 第1著者 所属（和/英） | 北陸先端科学技術大学院大学 (略称： 北陸先端大) Japan Advanced Institute Science and Technology (略称： JAIST) |
| 第2著者 氏名（和/英/ヨミ） | 金子 峰雄 / Mineo Kaneko / カネコ ミネオ |
| 第2著者 所属（和/英） | 北陸先端科学技術大学院大学 (略称： 北陸先端大) Japan Advanced Institute Science and Technology (略称： JAIST) |
| 講演者 | 第1著者 |
| 発表日時 | 2015-12-03 10:10:00 |
| 発表時間 | 25分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2015-62, DC2015-58 |
| 巻番号（vol） | vol.115 |
| 号番号（no） | no.338(VLD), no.339(DC) |
| ページ範囲 | pp.159-164 |
| ページ数 | 6 |
| 発行日 | 2015-11-24 (VLD, DC) |
[研究会発表申込システムのトップページに戻る]