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| 講演抄録／キーワード | ||
| 講演名 | 2015-12-18 13:55 認証付暗号の高位合成手法を用いたハードウェア実装評価 ○小手川 誠・岩井啓輔・田中秀磨・黒川恭一（防衛大）  ISEC2015-55 |
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| 抄録 | （和） | 認証付暗号の開発・評価としてCompetition for Authenticated Encryption: Security, Applicability, and Robustness(以下、CAESAR) が実施されている。 ここでは、1 次選考を通過した29 のアルゴリズムについてソフトウェ ア・ハードウェア実装性能及び安全性が評価されている。 本稿ではCAESAR に提出された候補のうち、AES を利用し た候補をNonce Based 及びNonce-misuse Resistance に分類し、各分類2 候補の計4 候補（AES-OTR、AES-COPA、 POET、SILC）をハードウェア実装した結果を示す。 なおハードウェア実装には、Xilinx のZynq XC702 Evaluation Board を 使用し、回路設計は高位合成を使用した。 各々の候補の処理速度、実装面積を測定し、処理速度ではAES-OTRが、 実装面積ではSILC が優れているという結果が得られた。 |
| （英） | Competition for Authenticated Encryption Security, Applicability, and Robustness (CAESAR) which is a development and evaluation of new authenticated encryption, is carried out. 29 algorithms are evaluated software, hardware, and security. In this paper, we classify CAESAR candidates using AES, on the stand point of Nonce Based and Nonce-misuse Resistance, and made hardware implementations of 4 CAESAR candidate algorithms (AES-OTR, AES-COPA, POET, SILC). We used Xilinx Zynq XC702 Evaluation Board and High Level Synthesis (HLS) for designing circuit. As a result, AES-OTR shows the best performance in processing speed, and SILC in implementation area. |
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| キーワード | （和） | 高位合成 / 認証付暗号 / AES-OTR / AES-COPA / CAESAR / POET / SILC / ZYNQ-7000 |
| （英） | AES-OTR / AES-COPA / authenticated encryption / CAESAR / high level synthesis / POET / SILC / ZYNQ-7000 | |
| 文献情報 | 信学技報, vol. 115, no. 376, ISEC2015-55, pp. 9-16, 2015年12月. | |
| 資料番号 | ISEC2015-55 | |
| 発行日 | 2015-12-11 (ISEC) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | ISEC2015-55 |
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| 研究会情報 | |
| 研究会 | ISEC |
| 開催期間 | 2015-12-18 - 2015-12-18 |
| 開催地（和） | 機械振興会館 |
| 開催地（英） | Kikai-Shinko-Kaikan Bldg. |
| テーマ（和） | 一般 |
| テーマ（英） | |
| 講演論文情報の詳細 | |
| 申込み研究会 | ISEC |
| 会議コード | 2015-12-ISEC |
| 本文の言語 | 日本語 |
| タイトル（和） | 認証付暗号の高位合成手法を用いたハードウェア実装評価 |
| サブタイトル（和） | |
| タイトル（英） | Evaluation of authenticated encryptions implemented on FPGA with high-level synthesis |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 高位合成 / AES-OTR |
| キーワード(2)（和/英） | 認証付暗号 / AES-COPA |
| キーワード(3)（和/英） | AES-OTR / authenticated encryption |
| キーワード(4)（和/英） | AES-COPA / CAESAR |
| キーワード(5)（和/英） | CAESAR / high level synthesis |
| キーワード(6)（和/英） | POET / POET |
| キーワード(7)（和/英） | SILC / SILC |
| キーワード(8)（和/英） | ZYNQ-7000 / ZYNQ-7000 |
| 第1著者 氏名（和/英/ヨミ） | 小手川 誠 / Makoto Kotegawa / コテガワ マコト |
| 第1著者 所属（和/英） | 防衛大学校 (略称： 防衛大) National Defense Academy (略称： NDA) |
| 第2著者 氏名（和/英/ヨミ） | 岩井 啓輔 / Keisuke Iwai / イワイ ケイスケ |
| 第2著者 所属（和/英） | 防衛大学校 (略称： 防衛大) National Defense Academy (略称： NDA) |
| 第3著者 氏名（和/英/ヨミ） | 田中 秀磨 / Hidema Tanaka / タナカ ヒデマ |
| 第3著者 所属（和/英） | 防衛大学校 (略称： 防衛大) National Defense Academy (略称： NDA) |
| 第4著者 氏名（和/英/ヨミ） | 黒川 恭一 / Takakazu Kurokawa / クロカワ タカカズ |
| 第4著者 所属（和/英） | 防衛大学校 (略称： 防衛大) National Defense Academy (略称： NDA) |
| 講演者 | 第1著者 |
| 発表日時 | 2015-12-18 13:55:00 |
| 発表時間 | 25分 |
| 申込先研究会 | ISEC |
| 資料番号 | ISEC2015-55 |
| 巻番号（vol） | vol.115 |
| 号番号（no） | no.376 |
| ページ範囲 | pp.9-16 |
| ページ数 | 8 |
| 発行日 | 2015-12-11 (ISEC) |
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