| 電子情報通信学会 研究会発表申込システム 講演論文 詳細 |
技報閲覧サービス [ログイン] 技報アーカイブ |
| トップに戻る | 前のページに戻る | [Japanese] / [English] |
| 講演抄録／キーワード | ||
| 講演名 | 2016-02-17 10:50 論理値割当隣接線の選択による断線故障用テスト生成時間の削減 ○藤谷和依・四柳浩之・橋爪正樹（徳島大）・樋上喜信・高橋 寛（愛媛大）  DC2015-88 |
|
| 抄録 | （和） | 半導体プロセスの微細化に伴って，配線およびビアの断線故障が増加している．断線故障は故障線論理値を隣接線間容量によって制御することができれば縮退故障として検出できる．大規模回路の場合，隣接線数が非常に多く，隣接線を考慮したテスト生成時間の増大が問題となる．そこで本研究では，隣接線の判定条件を設け，ATPGで自動テスト生成を行う際の論理値割当隣接線を選択することでテスト生成時間を短縮する．ISCAS89ベンチマーク回路レイアウトから隣接線情報抽出を行い，ATPGと故障シミュレータを用いた調査で検出率を維持したまま，テスト生成時間の短縮が可能かどうか，提案手法の有効性を評価した． |
| （英） | As semiconductor technology is scaling down, open defects have often occurred at interconnect lines and vias. If logic value of an open fault is controlled by the coupling capacitances between the floating line and its adjacent lines, the open fault can be detected as a stack-at fault. A large-scale integrated circuit having many adjacent lines requires much test generation time. In this study, we propose a method for selecting adjacent lines when assigning logic values in test pattern generation for open faults to reduce computational time. We extract adjacent lines from the ISCAS89 benchmark and evaluate the effectiveness of the proposed method by using ATPG and fault simulator for detecting open faults considering the effects of its adjacent lines. | |
| キーワード | （和） | 断線故障 / 隣接線 / 断線故障用ATPG / カップリング容量 / / / / |
| （英） | Open fault / Adjacent line / Open fault ATPG / Coupling capacitance / / / / | |
| 文献情報 | 信学技報, vol. 115, no. 449, DC2015-88, pp. 13-18, 2016年2月. | |
| 資料番号 | DC2015-88 | |
| 発行日 | 2016-02-10 (DC) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | DC2015-88 |
|
| 研究会情報 | |
| 研究会 | DC |
| 開催期間 | 2016-02-17 - 2016-02-17 |
| 開催地（和） | 機械振興会館 |
| 開催地（英） | Kikai-Shinko-Kaikan Bldg. |
| テーマ（和） | VLSI設計とテスト |
| テーマ（英） | VLSI Design and Test, etc. |
| 講演論文情報の詳細 | |
| 申込み研究会 | DC |
| 会議コード | 2016-02-DC |
| 本文の言語 | 日本語 |
| タイトル（和） | 論理値割当隣接線の選択による断線故障用テスト生成時間の削減 |
| サブタイトル（和） | |
| タイトル（英） | Reduction of open fault test pattern generation time by selection of adjacent lines for assigning logic value |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 断線故障 / Open fault |
| キーワード(2)（和/英） | 隣接線 / Adjacent line |
| キーワード(3)（和/英） | 断線故障用ATPG / Open fault ATPG |
| キーワード(4)（和/英） | カップリング容量 / Coupling capacitance |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 藤谷 和依 / Kazui Fujitnai / フジタニ カズイ |
| 第1著者 所属（和/英） | 徳島大学 (略称： 徳島大) Tokushima University (略称： Tokushima Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 四柳 浩之 / Hiroyuki Yotsuyanagi / ヨツヤナギ ヒロユキ |
| 第2著者 所属（和/英） | 徳島大学 (略称： 徳島大) Tokushima University (略称： Tokushima Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 橋爪 正樹 / Masaki Hashizume / ハシヅメ マサキ |
| 第3著者 所属（和/英） | 徳島大学 (略称： 徳島大) Tokushima University (略称： Tokushima Univ.) |
| 第4著者 氏名（和/英/ヨミ） | 樋上 喜信 / Yoshinobu Higami / ヒガミ ヨシノブ |
| 第4著者 所属（和/英） | 愛媛大学 (略称： 愛媛大) Ehime University (略称： Ehime Univ.) |
| 第5著者 氏名（和/英/ヨミ） | 高橋 寛 / Hiroshi Takahashi / タカハシ ヒロシ |
| 第5著者 所属（和/英） | 愛媛大学 (略称： 愛媛大) Ehime University (略称： Ehime Univ.) |
| 講演者 | 第1著者 |
| 発表日時 | 2016-02-17 10:50:00 |
| 発表時間 | 25分 |
| 申込先研究会 | DC |
| 資料番号 | DC2015-88 |
| 巻番号（vol） | vol.115 |
| 号番号（no） | no.449 |
| ページ範囲 | pp.13-18 |
| ページ数 | 6 |
| 発行日 | 2016-02-10 (DC) |
[研究会発表申込システムのトップページに戻る]