講演抄録/キーワード |
講演名 |
2016-03-01 11:20
タイミングエラー耐性を持つAES暗号回路の設計 ○吉田慎之介・史 又華・柳澤政生・戸川 望(早大) VLD2015-123 |
抄録 |
(和) |
近年,情報化の進展に伴い暗号回路の重要性が増加している.AESは理論的に安全な暗号技術として広く知られているが,クロック周期の変動によるタイミングエラーを利用した故障感度解析によって暗号を解読される危険性がある.これまでの故障感度解析対策手法は誤った暗号化結果を出力しないことで暗号の解読を防ぐものであり,タイミングエラーの発生自体を防ぐAESはまだ提案されていない.このような背景からタイミングエラー耐性を持つAES暗号回路を提案する.タイミングエラーの発生を防ぐ技術の一つにSTEPがある.STEPは回路の途中の信号遷移を監視することでタイミングエラーを事前に予測できる手法であり,故障感度解析に利用されるタイミングエラーに対して有効である.本稿ではSTEPをAES暗号回路に適用し,タイミングエラー予測時の動作を評価することでタイミングエラー耐性を持つAES暗号回路の有効性を示す.実験結果よりSTEP回路を入れない場合と比較して,動作周波数が最大1.61倍まで向上,または全ての論理ゲートの遅延が最大4.67倍まで増加した場合でもタイミングエラーを生じることなく正常に動作するAES暗号回路を設計できた. |
(英) |
With the technologies advance, the importance of crypto circuits is increasing as well. AES cipher is well known as theoretical secure, but some side-channel attacks can break it. Fault sensitivity analysis (FSA) is one of the side-channel attacks caused by timing errors with changing the clock period, supply voltage or temperature. In FSA, an attacker use only the threshold value when timing errors occur and obtain secret keys from AES cipher with previous protection. In this paper, we propose timing-error-tolerant AES cipher using STEP. STEP predicts timing errors by monitoring some checkpoints, but how to select checkpoint is important.
Therefore, we use a network-flow-based checkpoint insertion algorithm for STEP. Experimental results show that our proposed AES has no timing error when the operation frequency is increasing 1.61 times and gate delay is increasing 4.67 times compared with original circuit without STEP. |
キーワード |
(和) |
タイミングエラー予測 / ロバスト設計 / 故障感度解析 / AES / / / / |
(英) |
Timing error prediction / robust design / fault sensitivity analysis / AES / / / / |
文献情報 |
信学技報, vol. 115, no. 465, VLD2015-123, pp. 73-78, 2016年2月. |
資料番号 |
VLD2015-123 |
発行日 |
2016-02-22 (VLD) |
ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
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VLD2015-123 |