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| 講演抄録／キーワード | ||
| 講演名 | 2016-03-01 15:10 フロアプラン指向高位合成を用いたレジスタ分散型アーキテクチャ回路のFPGA実装 ○藤原晃一・川村一志・五十嵐啓太・柳澤政生・戸川 望（早大）  VLD2015-127 |
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| 抄録 | （和） | 近年，様々なアプリケーションに対しFPGAの利用が急速拡大するに伴って，FPGA向け高位合成の需要が高まっている． FPGAではプロセスの微細化が進み，タイミング設計において配線遅延の影響の増大が深刻な問題となっている． 高位合成段階で配線遅延を考慮できる「フロアプラン指向高位合成」と，演算器・レジスタ間の配線遅延を小さくできる「レジスタ分散型アーキテクチャ」はこの問題への有効なアプローチである． フロアプラン指向高位合成で良質な解を得るためには，データパス生成とフロアプランを反復し，解を改良する必要がある． レジスタ分散型アーキテクチャは一般的なレジスタ集中型アーキテクチャと比べてレジスタ数が増加するため，反復処理の過程でレジスタ分散型アーキテクチャを対象としたフロアプラン指向高位合成ではタイミング設計が非常に複雑になる可能性が高い． 本稿では，レジスタ分散型アーキテクチャの1つであるHDRアーキテクチャを対象としたフロアプラン指向高位合成手法をDCTアプリケーションに適用してFPGA実装し動作検証を行う． FPGA上のレジスタ分散型アーキテクチャ回路を動作させ正しく演算されてること確認した上で，回路の高速性を評価する． 実装したレジスタ分散型回路は既存のレジスタ集中型回路に比べて，レイテンシを22%削減した． |
| （英） | Recently, high-level synthesis techniques for FPGA designs (FPGA-HLS) are much focused on such as in image processing and computerized stock trading. With recent process scaling in FPGAs, the impact of wire delays becomes bottle neck and there are two effective techniques for solving this problem, ``floorplan-aware FPGA-HLS" which enables us to estimate the impact of wire delays in HLS stage and ``distributed-register architecture" which can reduce wire delays between functional units and registers. In this paper, we implement a distributed-register circuit of DCT application by applying the floorplan-aware FPGA-HLS for HDR architecture. We verify the operation of the circuit on an FPGA chip and evaluate its performance. Our implemented circuit can reduce the latency by 22% compared with the traditional shared-register circuit. |
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| キーワード | （和） | 高位合成 / FPGA / レジスタ分散型アーキテクチャ / フロアプラン / 配線遅延 / / / |
| （英） | high-level synthesis (HLS) / FPGA / distributed-register architecture / floorplan / interconnection delay / / / | |
| 文献情報 | 信学技報, vol. 115, no. 465, VLD2015-127, pp. 93-98, 2016年2月. | |
| 資料番号 | VLD2015-127 | |
| 発行日 | 2016-02-22 (VLD) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2015-127 |
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| 研究会情報 | |
| 研究会 | VLD |
| 開催期間 | 2016-02-29 - 2016-03-02 |
| 開催地（和） | 沖縄県青年会館 |
| 開催地（英） | Okinawa Seinen Kaikan |
| テーマ（和） | システムオンシリコンを支える設計技術 |
| テーマ（英） | |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2016-02-VLD |
| 本文の言語 | 日本語 |
| タイトル（和） | フロアプラン指向高位合成を用いたレジスタ分散型アーキテクチャ回路のFPGA実装 |
| サブタイトル（和） | |
| タイトル（英） | FPGA Implementation of a Distributed-register Architecture Circuit Using floorplan-aware High-level Synthesis |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 高位合成 / high-level synthesis (HLS) |
| キーワード(2)（和/英） | FPGA / FPGA |
| キーワード(3)（和/英） | レジスタ分散型アーキテクチャ / distributed-register architecture |
| キーワード(4)（和/英） | フロアプラン / floorplan |
| キーワード(5)（和/英） | 配線遅延 / interconnection delay |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 藤原 晃一 / Koichi Fujiwara / フジワラ コウイチ |
| 第1著者 所属（和/英） | 早稲田大学 (略称： 早大) Waseda University (略称： Waseda Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 川村 一志 / Kawamura Kazushi / カワムラ カズシ |
| 第2著者 所属（和/英） | 早稲田大学 (略称： 早大) Waseda University (略称： Waseda Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 五十嵐 啓太 / Keita Igarashi / イガラシ ケイタ |
| 第3著者 所属（和/英） | 早稲田大学 (略称： 早大) Waseda University (略称： Waseda Univ.) |
| 第4著者 氏名（和/英/ヨミ） | 柳澤 政生 / Masao Yanagisawa / ヤナギサワ マサオ |
| 第4著者 所属（和/英） | 早稲田大学 (略称： 早大) Waseda University (略称： Waseda Univ.) |
| 第5著者 氏名（和/英/ヨミ） | 戸川 望 / Nozomu Togawa / トガワ ノゾム |
| 第5著者 所属（和/英） | 早稲田大学 (略称： 早大) Waseda University (略称： Waseda Univ.) |
| 講演者 | 第1著者 |
| 発表日時 | 2016-03-01 15:10:00 |
| 発表時間 | 25分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2015-127 |
| 巻番号（vol） | vol.115 |
| 号番号（no） | no.465 |
| ページ範囲 | pp.93-98 |
| ページ数 | 6 |
| 発行日 | 2016-02-22 (VLD) |
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