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| 講演抄録／キーワード | ||
| 講演名 | 2016-03-25 14:55 FPGAアクセラレータの動的電力推定手法の検討 ○藤本啓輔・高前田伸也・中島康彦（奈良先端大）  CPSY2015-156 DC2015-110 |
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| 抄録 | （和） | 利用可能な電力資源量によりスーパーコンピュータ等の大規模システムの性能は制約されているため,各計算資源を割り当てる電力資源を動的に制御することで,性能と電力効率の最大化が可能である.FPGAを用いた計算システムでも同様に,動的な電力資源制御によりシステム全体の効率最大化が可能であると考えられる.そのためには,動的な消費電力の変化を効率的に推定する手法が求められている.本研究では,FPGA回路中のレジスタの更新頻度に着目した動的電力推定手法を検討する.稼働するレジスタの個数と更新頻度を任意に変更可能な回路を開発し,消費電力とレジスタの更新頻度の関係を調査した.その結果,単位時間あたりに更新されるレジスタの個数と更新頻度が増加すると,消費電力が増加することが確認された.また同一のレジスタ更新量および頻度であっても,レジスタを更新するフェーズとしないフェーズの切り替わり粒度が細かい程,より多くの電力を消費することが明らかになった.そして,これらの結果を踏まえて,ステートマシンの遷移速度を指標に用いた電力推定手法を提案する.評価の結果,動的に測定するステートマシンの遷移速度をレジスタの更新頻度として用いることにより,消費電力の推定を最大30%程度の誤差で行うことが可能であることがわかった. |
| （英） | Power consumption estimation is essential for the FPGA accelerator-used high-performance computer system. However, the dynamic power consumption of FPGA cannot be estimated without direct tool measurement.Therefore, we proposed the estimation method based on the information of both state machine transition speed and the updating period of the registers.For an evaluation, We implemented two evaluation board.The first board capable of configuring the register count and updating period and the second board capable of configuring the state transition speed.Our evaluation validated that the dynamic power consumption is affected by all parameters, i.e., updating period and amount of the register, the transition speed of state machine and the duty ratio. | |
| キーワード | （和） | FPGA / FPGAアクセラレータ / 動的電力推定 / / / / / |
| （英） | FPGA / FPGA accelerator / Dynamic power estimate / / / / / | |
| 文献情報 | 信学技報, vol. 115, no. 518, CPSY2015-156, pp. 259-264, 2016年3月. | |
| 資料番号 | CPSY2015-156 | |
| 発行日 | 2016-03-17 (CPSY, DC) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| 査読に ついて |
本技術報告は査読を経ていない技術報告であり，推敲を加えられていずれかの場に発表されることがあります． | |
| PDFダウンロード | CPSY2015-156 DC2015-110 |
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| 研究会情報 | |
| 研究会 | CPSY DC IPSJ-SLDM IPSJ-EMB IPSJ-ARC |
| 開催期間 | 2016-03-24 - 2016-03-25 |
| 開催地（和） | 福江文化会館・勤労福祉センター |
| 開催地（英） | Fukue Bunka Hall/Rodou Fukushi Center |
| テーマ（和） | 組込み技術とネットワークに関するワークショップ ETNET2016 |
| テーマ（英） | ETNET2016 |
| 講演論文情報の詳細 | |
| 申込み研究会 | CPSY |
| 会議コード | 2016-03-CPSY-DC-SLDM-EMB-ARC |
| 本文の言語 | 日本語 |
| タイトル（和） | FPGAアクセラレータの動的電力推定手法の検討 |
| サブタイトル（和） | |
| タイトル（英） | A Study of the Dynamic Power Estimate Method for FPGA Accelerator |
| サブタイトル（英） | |
| キーワード(1)（和/英） | FPGA / FPGA |
| キーワード(2)（和/英） | FPGAアクセラレータ / FPGA accelerator |
| キーワード(3)（和/英） | 動的電力推定 / Dynamic power estimate |
| キーワード(4)（和/英） | / |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 藤本 啓輔 / Keisuke Fujimoto / フジモト ケイスケ |
| 第1著者 所属（和/英） | 奈良先端科学技術大学院大学 (略称： 奈良先端大) Nara Institute of Science and Technology (略称： NAIST) |
| 第2著者 氏名（和/英/ヨミ） | 高前田 伸也 / Shinya Takamaeda / タカマエダ シンヤ |
| 第2著者 所属（和/英） | 奈良先端科学技術大学院大学 (略称： 奈良先端大) Nara Institute of Science and Technology (略称： NAIST) |
| 第3著者 氏名（和/英/ヨミ） | 中島 康彦 / Yasuhiko Nakashima / ナカシマ ヤスヒコ |
| 第3著者 所属（和/英） | 奈良先端科学技術大学院大学 (略称： 奈良先端大) Nara Institute of Science and Technology (略称： NAIST) |
| 講演者 | 第1著者 |
| 発表日時 | 2016-03-25 14:55:00 |
| 発表時間 | 25分 |
| 申込先研究会 | CPSY |
| 資料番号 | CPSY2015-156, DC2015-110 |
| 巻番号（vol） | vol.115 |
| 号番号（no） | no.518(CPSY), no.519(DC) |
| ページ範囲 | pp.259-264 |
| ページ数 | 6 |
| 発行日 | 2016-03-17 (CPSY, DC) |
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