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| 講演抄録／キーワード | ||
| 講演名 | 2016-04-14 10:10 ［依頼講演］低消費電力MCU向け40-nm 4-Mb組込みSRAMを用いた効率的なスクリーニング手法 ○良田雄太（ルネサス システムデザイン）・横山佳巧・石井雄一郎（ルネサス エレクトロニクス）・稲田敏浩・田中浩司・田中美紀・辻橋良樹（ルネサス システムデザイン）・新居浩二（ルネサス エレクトロニクス）  ICD2016-1 エレソ技報アーカイブへのリンク：ICD2016-1 |
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| 抄録 | （和） | 低消費マイコン(MCU)向けに、効率的なテストスクリーニング回路を搭載した組込みシングルポートSRAMを開発した。室温でサンプルを測定する最終テスト工程で、擬似低温状態を再現することで、-40℃の低温におけるプローブテスト工程を省略した。コンタクトのソフトオープン不良だけでなく、グローバルとローカル閾値電圧ばらつきを考慮したモンテカルロシミュレーションを実行した。その結果、低温状態と擬似低温状態のVminがほぼ一致することを確認した。4MビットSRAMマクロを搭載したテストチップを40-nm低電圧CMOSプロセスで設計し、作製した。測定結果から、提案したテスト手法によって低温状態が再現され、オーバーキルがほとんどない低温不良のスクリーニングが可能であることが証明された。 |
| （英） | An embedded single-port SRAM with cost effective test screening circuitry is demonstrated for low-power micro controller units (MCUs). The probing test step at low-temperature (LT) of -40°C is eliminated by imitating pseudo LT conditions in the final test step where a sample is measured at room temperature (RT). Monte Carlo simulation is carried out with consideration of global and local Vt variations as well as contact soft open failure (high resistance), confirming good Vmin correlation between LT and pseudo LT conditions. Test chips with a 4-Mbit SRAM macro are designed and fabricated using 40-nm low-power CMOS technology. Measurement results show that the proposed test method can reproduce LT conditions and screen out low temperature failures with less overkill. |
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| キーワード | （和） | SRAM / MCU / 40nm / スクリーニング / 40℃ / テスタビリティ / テストコスト / Vmin |
| （英） | SRAM / MCU / 40nm / screening / 40℃ / testability / test cost / Vmin | |
| 文献情報 | 信学技報, vol. 116, no. 3, ICD2016-1, pp. 1-6, 2016年4月. | |
| 資料番号 | ICD2016-1 | |
| 発行日 | 2016-04-07 (ICD) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | ICD2016-1 エレソ技報アーカイブへのリンク：ICD2016-1 |
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| 研究会情報 | |
| 研究会 | ICD |
| 開催期間 | 2016-04-14 - 2016-04-15 |
| 開催地（和） | 機械振興会館 |
| 開催地（英） | Kikai-Shinko-Kaikan Bldg. |
| テーマ（和） | メモリ技術と一般 |
| テーマ（英） | |
| 講演論文情報の詳細 | |
| 申込み研究会 | ICD |
| 会議コード | 2016-04-ICD |
| 本文の言語 | 日本語 |
| タイトル（和） | 低消費電力MCU向け40-nm 4-Mb組込みSRAMを用いた効率的なスクリーニング手法 |
| サブタイトル（和） | |
| タイトル（英） | A Cost Effective Test Screening Method on 40-nm 4-Mb Embedded SRAM for Low-power MCU |
| サブタイトル（英） | |
| キーワード(1)（和/英） | SRAM / SRAM |
| キーワード(2)（和/英） | MCU / MCU |
| キーワード(3)（和/英） | 40nm / 40nm |
| キーワード(4)（和/英） | スクリーニング / screening |
| キーワード(5)（和/英） | 40℃ / 40℃ |
| キーワード(6)（和/英） | テスタビリティ / testability |
| キーワード(7)（和/英） | テストコスト / test cost |
| キーワード(8)（和/英） | Vmin / Vmin |
| 第1著者 氏名（和/英/ヨミ） | 良田 雄太 / Yuta Yoshida / ヨシダ ユウタ |
| 第1著者 所属（和/英） | ルネサスシステムデザイン株式会社 (略称： ルネサス システムデザイン) Renesas System Design (略称： RSD) |
| 第2著者 氏名（和/英/ヨミ） | 横山 佳巧 / Yoshisato Yokoyama / ヨコヤマ ヨシサト |
| 第2著者 所属（和/英） | ルネサスエレクトロニクス株式会社 (略称： ルネサス エレクトロニクス) Renesas Electronics (略称： Renesas Electronics) |
| 第3著者 氏名（和/英/ヨミ） | 石井 雄一郎 / Yuichiro Ishii / イシイ ユウイチロウ |
| 第3著者 所属（和/英） | ルネサスエレクトロニクス株式会社 (略称： ルネサス エレクトロニクス) Renesas Electronics (略称： Renesas Electronics) |
| 第4著者 氏名（和/英/ヨミ） | 稲田 敏浩 / Toshihiro Inada / イナダ トシヒロ |
| 第4著者 所属（和/英） | ルネサスシステムデザイン株式会社 (略称： ルネサス システムデザイン) Renesas System Design (略称： RSD) |
| 第5著者 氏名（和/英/ヨミ） | 田中 浩司 / Koji Tanaka / タナカ コウジ |
| 第5著者 所属（和/英） | ルネサスシステムデザイン株式会社 (略称： ルネサス システムデザイン) Renesas System Design (略称： RSD) |
| 第6著者 氏名（和/英/ヨミ） | 田中 美紀 / Miki Tanaka / タナカ ミキ |
| 第6著者 所属（和/英） | ルネサスシステムデザイン株式会社 (略称： ルネサス システムデザイン) Renesas System Design (略称： RSD) |
| 第7著者 氏名（和/英/ヨミ） | 辻橋 良樹 / Yoshiki Tsujihashi / ツジハシ ヨシキ |
| 第7著者 所属（和/英） | ルネサスシステムデザイン株式会社 (略称： ルネサス システムデザイン) Renesas System Design (略称： RSD) |
| 第8著者 氏名（和/英/ヨミ） | 新居 浩二 / Koji Nii / ニイ コウジ |
| 第8著者 所属（和/英） | ルネサスエレクトロニクス株式会社 (略称： ルネサス エレクトロニクス) Renesas Electronics (略称： Renesas Electronics) |
| 第9著者 氏名（和/英/ヨミ） | / / |
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| 第10著者 氏名（和/英/ヨミ） | / / |
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| 講演者 | 第1著者 |
| 発表日時 | 2016-04-14 10:10:00 |
| 発表時間 | 25分 |
| 申込先研究会 | ICD |
| 資料番号 | ICD2016-1 |
| 巻番号（vol） | vol.116 |
| 号番号（no） | no.3 |
| ページ範囲 | pp.1-6 |
| ページ数 | 6 |
| 発行日 | 2016-04-07 (ICD) |
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