講演抄録/キーワード |
講演名 |
2016-05-21 14:40
深層神経回路網のハードウェア実装におけるシナプス荷重値分解能に関する研究 ○栗原祥太・守谷 哲・秋間学尚・櫻庭政夫・佐藤茂雄(東北大) NC2016-5 |
抄録 |
(和) |
深層学習とはニューラルネットワークを多層にして学習させる機械学習の方法の一つである. この深層学習が注目を集めている理由は、画像認識や音声認識などの分野で従来の手法に比べて非常に高い精度を示したことがである. 最近では深層神経回路網のハードウェア化に関する研究も盛んに行われているが、実装の規模を決める大きな要因の一つがシナプス荷重値を保存するメモリのハードウェアコストである. そこで本報告ではシナプス荷重値のビット幅を変化させていったときの学習性能が荷重値に対してどのように変化していくかについて調査する. |
(英) |
Deep learning implemented on a multi-layered network is one of the machine learning methods. The reason why deep learning attracts attention is the fact that it has high performance in image and speech recognition in comparison with conventional methods. Recently the hardware implementation of deep neural network has been studied actively, and one of the main factors limit the degree of integration is the hardware cost of synaptic weight memories. Therefore,in this report we study about the relation between the bit width of synaptic weights and learning performance. |
キーワード |
(和) |
深層学習 / ニューラルネットワーク / ハードウェア / シナプス荷重値 / / / / |
(英) |
Deep Learning / Neural Network / Hardware / Synaptic Weight / / / / |
文献情報 |
信学技報, vol. 116, no. 59, NC2016-5, pp. 23-28, 2016年5月. |
資料番号 |
NC2016-5 |
発行日 |
2016-05-14 (NC) |
ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) |
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NC2016-5 |