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| 講演抄録／キーワード | ||
| 講演名 | 2017-03-01 16:20 同期式RTLモデルから非同期式RTLモデルへの変換ツールの実装 ○仙波翔吾・齋藤 寛（会津大）  VLD2016-107 |
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| 抄録 | （和） | 本稿では，同期式Register Transfer Level (RTL)モデルから束データ方式による非同期式RTLモデルを生成する変換ツールを提案する．提案する変換ツールは，同期式RTLモデルをExtensible Markup Language (XML)で表現し，XMLから非同期式RTLモデルの生成やシミュレーションモデルの生成，及び制約の生成を行う．実験では，幾つかのベンチマークに対して，提案する変換ツールを用いて同期式RTLモデルから非同期式RTLモデルへの変換を行い，変換時間の評価，論理シミュレーションによる機能検証，及び面積の評価を行った． |
| （英） | This paper proposes a transformation tool that generates an asynchronous Register Transfer Level (RTL) model with bundled-data implementation from a synchronous RTL model. The proposed transformation tool represents a synchronous RTL model to Extensible Markup Language (XML). Then, the proposed transformation tool generates an asynchronous RTL model, a simulation model, and a set of design constraints from XML. In the experiments, for several benchmarks, transformation from a synchronous RTL model to an asynchronous RTL model was carried out using the proposed transformation tool. We carried out the evaluation of the transformation time, the functional verification by logic simulation, and the evaluation of circuit area. | |
| キーワード | （和） | 非同期式回路 / 高位合成 / 論理シミュレーション / / / / / |
| （英） | Asynchronous circuits / High level synthesis / Logic simulation / / / / / | |
| 文献情報 | 信学技報, vol. 116, no. 478, VLD2016-107, pp. 31-36, 2017年3月. | |
| 資料番号 | VLD2016-107 | |
| 発行日 | 2017-02-22 (VLD) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2016-107 |
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| 研究会情報 | |
| 研究会 | VLD |
| 開催期間 | 2017-03-01 - 2017-03-03 |
| 開催地（和） | 沖縄県青年会館 |
| 開催地（英） | Okinawa Seinen Kaikan |
| テーマ（和） | システムオンシリコンを支える設計技術 |
| テーマ（英） | |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2017-03-VLD |
| 本文の言語 | 日本語 |
| タイトル（和） | 同期式RTLモデルから非同期式RTLモデルへの変換ツールの実装 |
| サブタイトル（和） | |
| タイトル（英） | Implementation of a Transformation tool from Synchronous RTL Models to Asynchronous RTL Models |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 非同期式回路 / Asynchronous circuits |
| キーワード(2)（和/英） | 高位合成 / High level synthesis |
| キーワード(3)（和/英） | 論理シミュレーション / Logic simulation |
| キーワード(4)（和/英） | / |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 仙波 翔吾 / Shogo Senba / センバ ショウゴ |
| 第1著者 所属（和/英） | 会津大学 (略称： 会津大) University of Aizu (略称： UoA) |
| 第2著者 氏名（和/英/ヨミ） | 齋藤 寛 / Hiroshi Saito / サイトウ ヒロシ |
| 第2著者 所属（和/英） | 会津大学 (略称： 会津大) University of Aizu (略称： UoA) |
| 講演者 | 第1著者 |
| 発表日時 | 2017-03-01 16:20:00 |
| 発表時間 | 25分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2016-107 |
| 巻番号（vol） | vol.116 |
| 号番号（no） | no.478 |
| ページ範囲 | pp.31-36 |
| ページ数 | 6 |
| 発行日 | 2017-02-22 (VLD) |
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