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| 講演抄録／キーワード | ||
| 講演名 | 2017-03-03 13:25 コンポーネント間近接制約に基づいた混合誤り訂正機構と回路面積評価 ○呉 政訓・金子峰雄（北陸先端大）  VLD2016-129 |
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| 抄録 | （和） | VLSI の微細化に伴ったソフトエラーによる信頼性低下がより深刻化している．これまで，システムレベルの対策として，比較・リトライ機構，或いは多数決機構による誤り訂正手法が適用されてきた．しかし，一回の誤りで複数のコンポーネントに影響を与えるソフトエラーに対しては，多数決回路が無力化されてしまう．先行研究では，ソフトエラーの時間的・空間的広がり方を考慮したコンポーネント間近接制約を導入することで，複数コンポーネントに跨るソフトエラーに対しても多数決回路を用いることを可能とした．本研究では，２つの誤り訂正機構を併用し各々の利点を活かす手法に加え，実行レイテンシにおける両者の最適な組み合わせを見つける手法を提案する．なお，コンポーネント間近接制約や誤り訂正機構の混合による回路面積への影響を調べることで，本提案の有効性を評価する． |
| （英） | Due to the downsizing of VLSI, reliability issues caused by soft-errors have become more explicit. Several studies in system level approach have proposed transient fault-tolerant datapaths with comparison-retry based or majority-voting based error correction schemes. In this paper, considering both efficient use of resources and latency reduction, we introduce an assortment of the two error correction methods to take advantage of the strengths of each scheme. In addition, we propose a heuristic algorithm to find a latency-optimized integration of the two methods. Datapath synthesis experiments reveal that the combination of the two types of error correction schemes achieves improvements in latency and conceals an increment of chip area under a moderate constraint. | |
| キーワード | （和） | ソフトエラー / 耐故障 / コンポーネント間近接制約 / 混合誤り訂正機構 / 高位合成 / アルゴリズム３重化 / / |
| （英） | Soft-Error / Fault Tolerance / Component Adjacency Constraint / Mixed Error Correction Scheme / High-Level Synthesis / Triple Algorithm Redundancy / / | |
| 文献情報 | 信学技報, vol. 116, no. 478, VLD2016-129, pp. 151-156, 2017年3月. | |
| 資料番号 | VLD2016-129 | |
| 発行日 | 2017-02-22 (VLD) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2016-129 |
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| 研究会情報 | |
| 研究会 | VLD |
| 開催期間 | 2017-03-01 - 2017-03-03 |
| 開催地（和） | 沖縄県青年会館 |
| 開催地（英） | Okinawa Seinen Kaikan |
| テーマ（和） | システムオンシリコンを支える設計技術 |
| テーマ（英） | |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2017-03-VLD |
| 本文の言語 | 日本語 |
| タイトル（和） | コンポーネント間近接制約に基づいた混合誤り訂正機構と回路面積評価 |
| サブタイトル（和） | |
| タイトル（英） | Effect on the Chip Area of Component Adjacency Constraint for Soft-Error Tolerant Datapaths |
| サブタイトル（英） | |
| キーワード(1)（和/英） | ソフトエラー / Soft-Error |
| キーワード(2)（和/英） | 耐故障 / Fault Tolerance |
| キーワード(3)（和/英） | コンポーネント間近接制約 / Component Adjacency Constraint |
| キーワード(4)（和/英） | 混合誤り訂正機構 / Mixed Error Correction Scheme |
| キーワード(5)（和/英） | 高位合成 / High-Level Synthesis |
| キーワード(6)（和/英） | アルゴリズム３重化 / Triple Algorithm Redundancy |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 呉 政訓 / Junghoon Oh / オ ジョンフン |
| 第1著者 所属（和/英） | 北陸先端科学技術大学院大学 (略称： 北陸先端大) Japan Advanced Institute Science and Technology (略称： JAIST) |
| 第2著者 氏名（和/英/ヨミ） | 金子 峰雄 / Mineo Kaneko / カネコ ミネオ |
| 第2著者 所属（和/英） | 北陸先端科学技術大学院大学 (略称： 北陸先端大) Japan Advanced Institute Science and Technology (略称： JAIST) |
| 講演者 | 第1著者 |
| 発表日時 | 2017-03-03 13:25:00 |
| 発表時間 | 25分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2016-129 |
| 巻番号（vol） | vol.116 |
| 号番号（no） | no.478 |
| ページ範囲 | pp.151-156 |
| ページ数 | 6 |
| 発行日 | 2017-02-22 (VLD) |
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