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| 講演抄録／キーワード | ||
| 講演名 | 2017-04-21 09:35 ［依頼講演］不揮発性SRAMのアーキテクチャとエネルギー性能 ○北形大樹・周藤悠介・山本修一郎・菅原 聡（東工大）  ICD2017-10 |
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| 抄録 | （和） | マイクロプロセッサやSoCの待機時電力を高効率に削減できる不揮発記憶を利用したパワーゲーティング(NVPG)に必要となる不揮発性SRAM(NV-SRAM)技術を開発して，そのエネルギー性能の解析を行った．このNV-SRAMは通常の6Tセルにトランジスタを介して不揮発性記憶素子(強磁性トンネル接合)を接続した構成で，通常のSRAM動作時に不揮発メモリ素子を6Tセル部から切り離せるところに特徴がある．NV-SRAMセルの設計法と，NVPGのエネルギー性能に大きな影響を与えるセルリークを削減できるアーキテクチャを開発した．また，SOTB CMOS技術を導入して周辺回路のリークがNVPGのエネルギー性能に与える影響を調べた．周辺回路を含む任意サイズのNV-SRAMに対する損益分岐時間(BET)を定式化して，これを用いてNVPGのエネルギー性能の詳細を解析した．解析にはシミュレーションと，作製したNV-SRAM TEGから測定した回路パラメータを用いて行った．本研究で開発したNV-SRAMとBET削減アーキテクチャを用いることでマイクロプロセッサやSoCにおけるコアレベルの細粒度NVPGが実現できる可能性があることを示した． |
| （英） | Architectures and energy performance of nonvolatile SRAM (NV-SRAM) are demonstrated for nonvolatile power-gating (NVPG) that is a power-gating technique with nonvolatile state/data retention. The NV-SRAM cell consists of an ordinary 6T cell and two magnetic tunnel junctions (for nonvolatile retention) with two pass-transistors. The cell design and array architectures for leakage power reduction are developed. The SOTB CMOS technology is also introduced for the peripheral circuits to reduce the shut-down leakage. The break-even time (BET) that is an energy-performance index of NVPG is analytically formulated for arbitrary-array-size NV-SRAM with its peripheral circuits. The BET behavior with respect to the developed architectures are systematically analyzed by simulations and also using circuit parameters extracted from an implemented NV-SRAM TEG. A sufficiently short BET for the L1-cache-size NV-SRAM can be achieved, which would result in fine-grained core-level NVPG of multicore processors and SoCs. | |
| キーワード | （和） | CMOS / 待機時電力 / パワーゲーティング / SRAM / 不揮発性SRAM / マイクロプロセッサ / SoC / |
| （英） | CMOS / standby power / power-gating / SRAM / nonolatile SRAM / microprocessor / SoC / | |
| 文献情報 | 信学技報, vol. 117, no. 9, ICD2017-10, pp. 51-56, 2017年4月. | |
| 資料番号 | ICD2017-10 | |
| 発行日 | 2017-04-13 (ICD) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | ICD2017-10 |
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| 研究会情報 | |
| 研究会 | ICD |
| 開催期間 | 2017-04-20 - 2017-04-21 |
| 開催地（和） | 機械振興会館 |
| 開催地（英） | |
| テーマ（和） | メモリ技術と集積回路関連一般 |
| テーマ（英） | |
| 講演論文情報の詳細 | |
| 申込み研究会 | ICD |
| 会議コード | 2017-04-ICD |
| 本文の言語 | 日本語 |
| タイトル（和） | 不揮発性SRAMのアーキテクチャとエネルギー性能 |
| サブタイトル（和） | |
| タイトル（英） | Architectures and energy performance of nonvolatile SRAM for core-level nonvolatile power-gating |
| サブタイトル（英） | |
| キーワード(1)（和/英） | CMOS / CMOS |
| キーワード(2)（和/英） | 待機時電力 / standby power |
| キーワード(3)（和/英） | パワーゲーティング / power-gating |
| キーワード(4)（和/英） | SRAM / SRAM |
| キーワード(5)（和/英） | 不揮発性SRAM / nonolatile SRAM |
| キーワード(6)（和/英） | マイクロプロセッサ / microprocessor |
| キーワード(7)（和/英） | SoC / SoC |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 北形 大樹 / Daiki Kitagata / キタガタ ダイキ |
| 第1著者 所属（和/英） | 東京工業大学 (略称： 東工大) Tokyo Institute of Technology (略称： Tokyo Inst. of Tech.) |
| 第2著者 氏名（和/英/ヨミ） | 周藤 悠介 / Yusuke Shuto / シュウトウ ユウスケ |
| 第2著者 所属（和/英） | 東京工業大学 (略称： 東工大) Tokyo Institute of Technology (略称： Tokyo Inst. of Tech.) |
| 第3著者 氏名（和/英/ヨミ） | 山本 修一郎 / Shuu'ichirou Yamamoto / ヤマモト シュウイチロウ |
| 第3著者 所属（和/英） | 東京工業大学 (略称： 東工大) Tokyo Institute of Technology (略称： Tokyo Inst. of Tech.) |
| 第4著者 氏名（和/英/ヨミ） | 菅原 聡 / Satoshi Sugahara / スガハラ サトシ |
| 第4著者 所属（和/英） | 東京工業大学 (略称： 東工大) Tokyo Institute of Technology (略称： Tokyo Inst. of Tech.) |
| 講演者 | 第1著者 |
| 発表日時 | 2017-04-21 09:35:00 |
| 発表時間 | 25分 |
| 申込先研究会 | ICD |
| 資料番号 | ICD2017-10 |
| 巻番号（vol） | vol.117 |
| 号番号（no） | no.9 |
| ページ範囲 | pp.51-56 |
| ページ数 | 6 |
| 発行日 | 2017-04-13 (ICD) |
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