| 講演抄録/キーワード |
| 講演名 |
2017-05-22 14:40
二値化ニューラルネットワークアクセラレータのアーキテクチャ検討 ○安藤洸太・植吉晃大・廣瀬一俊・折茂健太郎・植松瞭太・高前田伸也・池辺将之・浅井哲也・本村真人(北大) RECONF2017-3 |
| 抄録 |
(和) |
ニューラルネットワークは物体認識や状況判断等の応用が見出され、急速に発展している。
同時にニューラルネットワークの大規模化・複雑化も進行しているが、携帯・車載機器や将来のIoTデバイスへの搭載を考慮すると、限られた電力・面積の下で高速に動作するニューラルネットワークプロセッサが必要である。
近年になって重み係数と活性を全て二値(1ビット)で表現する二値化ニューラルネットワークが提案された。
二値化は重み係数のデータ量を大幅に削減しオンチップメモリにネットワーク全体の係数を搭載することを可能とし、加えて係数と活性の乗算は軽量なビット演算に置換可能となる。
本稿では二値化によって係数等のデータを全てオンチップメモリに格納し、ニューラルネットワークを外部バスを通さずにメモリサイドで処理することによって低電力なストリーミング処理を狙うアーキテクチャを構築する。
本提案はニューラルネットワーク各層の入出力の対称性を利用して逐次入力--並列演算--逐次出力の形式をとるので、複数の演算素子をカスケードして線形にスケール可能である。 |
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| キーワード |
(和) |
ニューラルネットワーク / 二値化ニューラルネットワーク / バイナリニューラルネットワーク / インメモリ処理 / / / / |
| (英) |
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| 文献情報 |
信学技報, vol. 117, no. 46, RECONF2017-3, pp. 13-16, 2017年5月. |
| 資料番号 |
RECONF2017-3 |
| 発行日 |
2017-05-15 (RECONF) |
| ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
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