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| 講演抄録／キーワード | ||
| 講演名 | 2017-11-07 11:20 多数決関数を用いた並列プレフィックス加算器の実現と最適化 ○松本大輝・柳澤政生・木村晋二（早大）  VLD2017-46 DC2017-52 |
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| 抄録 | （和） | 近年のFPGAやポストCMOSデバイスでは，3入力の多数決演算を効率よく実現でき，3入力の多数決演 算に基づく回路構成法が盛んに研究されている．これまで加算器等で素子削減が報告されていたが，具体的な構成法 は示されていなかった．ここでは，プレフィックスグラフで表された加算回路を多数決演算でシステマティックに実 現する手法と，桁上げ生成の性質を用いた多数決素子数削減手法を示している．提案削減手法で，プレフィックスグ ラフをシステマティックに実現する場合と比較して素子数および電力遅延積の削減を達成した． |
| （英） | In recent FPGAs and post CMOS devices, three-input majority operation can be efficiently realized and circuit configuration methods based on three-input majority operation are widely studied. Element reduction has been reported on adders and so on, but the precise construction method has not been shown. This manuscript shows a method of systematically realizing parallel prefix adders using majority operations and a method of reducing majority operations using the property of carry propagation. By the proposed reduction method, we achieved reduction of the number of majority operations and the power delay product as compared with the systematic realization of parallel prefix adders. | |
| キーワード | （和） | 3入力多数決関数 / 並列プレフィックス加算 / Majority-Inverter-Graph / 多数決による桁上げ / / / / |
| （英） | 3 input majority function / Parallel prefix adder / Majority-Inverter-Graph / Carry propagation as a majority operation / / / / | |
| 文献情報 | 信学技報, vol. 117, no. 273, VLD2017-46, pp. 109-114, 2017年11月. | |
| 資料番号 | VLD2017-46 | |
| 発行日 | 2017-10-30 (VLD, DC) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2017-46 DC2017-52 |
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| 研究会情報 | |
| 研究会 | VLD DC CPSY RECONF CPM ICD IE IPSJ-SLDM |
| 開催期間 | 2017-11-06 - 2017-11-08 |
| 開催地（和） | くまもと県民交流館パレア |
| 開催地（英） | Kumamoto-Kenminkouryukan Parea |
| テーマ（和） | デザインガイア2017 -VLSI設計の新しい大地- |
| テーマ（英） | Design Gaia 2017 -New Field of VLSI Design- |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2017-11-VLD-DC-CPSY-RECONF-CPM-ICD-IE-SLDM-EMB-ARC |
| 本文の言語 | 日本語 |
| タイトル（和） | 多数決関数を用いた並列プレフィックス加算器の実現と最適化 |
| サブタイトル（和） | |
| タイトル（英） | Implementation and Optimization of Parallel Prefix Adder Using Majority Function |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 3入力多数決関数 / 3 input majority function |
| キーワード(2)（和/英） | 並列プレフィックス加算 / Parallel prefix adder |
| キーワード(3)（和/英） | Majority-Inverter-Graph / Majority-Inverter-Graph |
| キーワード(4)（和/英） | 多数決による桁上げ / Carry propagation as a majority operation |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 松本 大輝 / Daiki Matsumoto / マツモト ダイキ |
| 第1著者 所属（和/英） | 早稲田大学 (略称： 早大) Waseda University (略称： Waseda Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 柳澤 政生 / Masao Yanagisawa / ヤナギサワ マサオ |
| 第2著者 所属（和/英） | 早稲田大学 (略称： 早大) Waseda University (略称： Waseda Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 木村 晋二 / Shinji Kimura / キムラ シンジ |
| 第3著者 所属（和/英） | 早稲田大学 (略称： 早大) Waseda University (略称： Waseda Univ.) |
| 講演者 | 第1著者 |
| 発表日時 | 2017-11-07 11:20:00 |
| 発表時間 | 25分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2017-46, DC2017-52 |
| 巻番号（vol） | vol.117 |
| 号番号（no） | no.273(VLD), no.274(DC) |
| ページ範囲 | pp.109-114 |
| ページ数 | 6 |
| 発行日 | 2017-10-30 (VLD, DC) |
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