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| 講演抄録／キーワード | ||
| 講演名 | 2017-11-07 09:00 ビアスイッチを用いた粒度混合再構成可能アーキテクチャへの最適なFFT回路実装 ○藤本哲彰（立命館大）・高橋 渡・若林一敏（NEC）・今川隆司・越智裕之（立命館大）  VLD2017-38 DC2017-44 |
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| 抄録 | （和） | 本稿では，ビアスイッチを用いた粒度混合再構成可能アーキテクチャに最適なFFT回路の実装法を提案する．実装対象アーキテクチャはビアスイッチを用いてプログラマブルな配線資源を配線層で実現できるため，トランジスタ層に潤沢に算術演算資源を搭載可能である．提案手法では，この潤沢な算術演算資源を最大限活用するべく，$N$点FFTの1ステージ分の処理を$N/2$個のバタフライ演算器で完全に並列化して1ステージあたり1サイクルでの高速処理を行うと共に，固定ストライド型FFTを採用して毎ステージのデータアクセスパタンを固定的にし，マルチプレクサを大幅に削減する．64点FFTの実装結果をCooley-Tukey型FFTと比較したところ，総ネット数を約26%削減できた． |
| （英） | This report proposes an optimal implementation of FFT circuit for mixed grained reconfigurable architecture using via-switch. In the target architecture, the programmable routing resources are implemented in the metal layers thanks to via-switch, and as a result, rich amount of functional resources can be implemented in the substrate layer. To make full use of the rich arithmetic resources, the proposed method realizes a high-speed one-cycle-per-stage fully-parallelized processing by using $N/2$ butterfly units for $N$-point FFT. It also introduces fixed-stride-type FFT that makes the data access pattern of all stages fixed, to reduce multiplexers drastically. Compared with the Cooley-Tukey FFT, the required nets for the 64-point FFT are reduced by about 26%. | |
| キーワード | （和） | 高速フーリエ変換 / バタフライ演算 / 固定ストライド型FFT / 並列化 / / / / |
| （英） | fast Fourier transform / butterfly operation / fixed-stride-type FFT / parallelization / / / / | |
| 文献情報 | 信学技報, vol. 117, no. 273, VLD2017-38, pp. 67-72, 2017年11月. | |
| 資料番号 | VLD2017-38 | |
| 発行日 | 2017-10-30 (VLD, DC) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2017-38 DC2017-44 |
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| 研究会情報 | |
| 研究会 | VLD DC CPSY RECONF CPM ICD IE IPSJ-SLDM |
| 開催期間 | 2017-11-06 - 2017-11-08 |
| 開催地（和） | くまもと県民交流館パレア |
| 開催地（英） | Kumamoto-Kenminkouryukan Parea |
| テーマ（和） | デザインガイア2017 -VLSI設計の新しい大地- |
| テーマ（英） | Design Gaia 2017 -New Field of VLSI Design- |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2017-11-VLD-DC-CPSY-RECONF-CPM-ICD-IE-SLDM-EMB-ARC |
| 本文の言語 | 日本語 |
| タイトル（和） | ビアスイッチを用いた粒度混合再構成可能アーキテクチャへの最適なFFT回路実装 |
| サブタイトル（和） | |
| タイトル（英） | Novel Implementation of FFT for Mixed Grained Reconfigurable Architecture Using Via-switch |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 高速フーリエ変換 / fast Fourier transform |
| キーワード(2)（和/英） | バタフライ演算 / butterfly operation |
| キーワード(3)（和/英） | 固定ストライド型FFT / fixed-stride-type FFT |
| キーワード(4)（和/英） | 並列化 / parallelization |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 藤本 哲彰 / Tetsuaki Fujimoto / フジモト テツアキ |
| 第1著者 所属（和/英） | 立命館大学 (略称： 立命館大) Ritsumeikan University (略称： Ritsumeikan Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 高橋 渡 / Wataru Takahashi / タカハシ ワタル |
| 第2著者 所属（和/英） | 日本電気株式会社 (略称： NEC) NEC Corporation (略称： NEC) |
| 第3著者 氏名（和/英/ヨミ） | 若林 一敏 / Kazutoshi Wakabayashi / ワカバヤシ カズトシ |
| 第3著者 所属（和/英） | 日本電気株式会社 (略称： NEC) NEC Corporation (略称： NEC) |
| 第4著者 氏名（和/英/ヨミ） | 今川 隆司 / Takashi Imagawa / イマガワ タカシ |
| 第4著者 所属（和/英） | 立命館大学 (略称： 立命館大) Ritsumeikan University (略称： Ritsumeikan Univ.) |
| 第5著者 氏名（和/英/ヨミ） | 越智 裕之 / Hiroyuki Ochi / オチ ヒロユキ |
| 第5著者 所属（和/英） | 立命館大学 (略称： 立命館大) Ritsumeikan University (略称： Ritsumeikan Univ.) |
| 講演者 | 第1著者 |
| 発表日時 | 2017-11-07 09:00:00 |
| 発表時間 | 25分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2017-38, DC2017-44 |
| 巻番号（vol） | vol.117 |
| 号番号（no） | no.273(VLD), no.274(DC) |
| ページ範囲 | pp.67-72 |
| ページ数 | 6 |
| 発行日 | 2017-10-30 (VLD, DC) |
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