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| 講演抄録／キーワード | ||
| 講演名 | 2017-12-14 10:10 ノイズ可変比較器を用いたノンバイナリ逐次比較型アナログ-デジタル変換器の設計 ○伊藤貴亮・飯塚哲也・名倉 徹・浅田邦博（東大）  CAS2017-65 ICD2017-53 CPSY2017-62 エレソ技報アーカイブへのリンク：ICD2017-53 |
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| 抄録 | （和） | 電力効率の向上のためにノイズ可変比較器を用いた16ビットノンバイナリ逐次比較型アナログ--デジタル変換器(SAR ADC)を提案する。内部で用いる容量性デジタル--アナログ変換器(C-DAC)では容量値をノンバイナリの値とすることで冗長性を持たせ、 セトリングや容量のミスマッチ、比較器からのキックバック等の影響を低減している。また3段階のリファレンスを持つDAC(tri-level DAC)を用いることでスイッチングの際の消費電力も削減している。比較器にはノイズ調整機能があり、DACでの冗長性に応じて比較器のノイズレベルを調整することでA-D変換の際の電力効率を向上させている。提案するADCを0.18,$mu$m CMOS プロセスを用いて実装し、シミュレーションによる検証においてナイキスト周波数における全高調波歪み(TDC)は$-$93.1,dB、消費電力は32.92,$mu$W、FoMは39.0,fJ/conv.-stepという結果となった。ノイズ可変比較器を用いることにより31.9,%の電力の削減を達成している。 |
| （英） | A 16-bit non-binary SAR ADC with a noise-tunable comparator for low power consumption is presented. A non-binary-weighted capacitive DAC with redundancy is used in the ADC to suppress the impact of incomplete settling, capacitor mismatch and kickback from the comparator. A tri-level DAC that reduces switching power improves ADC's power efficiency. A dynamic comparator is designed to implement noise tunability so that the comparator noise level is controlled during conversion depending on the DAC redundancy range to save power consumption. The ADC performance is estimated in simulation with standard CMOS 0.18,$mu$m technology, which shows THD of $-$93.1,dB at Nyquist input while it consumes 32.92,$mu$W that results in 39.0,fJ/conv.-step FoM. 31.9,% power reduction is achieved by the proposed noise-tunable comparator. | |
| キーワード | （和） | 逐次比較レジスタ / アナログ--デジタル変換器 / 比較器 / ノイズチューニング / / / / |
| （英） | successive approximation register / analog-to-digital converter / regenerative comparator / noise tuning / / / / | |
| 文献情報 | 信学技報, vol. 117, no. 344, ICD2017-53, pp. 9-13, 2017年12月. | |
| 資料番号 | ICD2017-53 | |
| 発行日 | 2017-12-07 (CAS, ICD, CPSY) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | CAS2017-65 ICD2017-53 CPSY2017-62 エレソ技報アーカイブへのリンク：ICD2017-53 |
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| 研究会情報 | |
| 研究会 | ICD CPSY CAS |
| 開催期間 | 2017-12-14 - 2017-12-15 |
| 開催地（和） | アートホテル石垣島 |
| 開催地（英） | Art Hotel Ishigakijima |
| テーマ（和） | 学生・若手研究会 |
| テーマ（英） | |
| 講演論文情報の詳細 | |
| 申込み研究会 | ICD |
| 会議コード | 2017-12-ICD-CPSY-CAS |
| 本文の言語 | 日本語 |
| タイトル（和） | ノイズ可変比較器を用いたノンバイナリ逐次比較型アナログ-デジタル変換器の設計 |
| サブタイトル（和） | |
| タイトル（英） | Design of Non-Binary SAR ADC with Noise-Tunable Comparator |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 逐次比較レジスタ / successive approximation register |
| キーワード(2)（和/英） | アナログ--デジタル変換器 / analog-to-digital converter |
| キーワード(3)（和/英） | 比較器 / regenerative comparator |
| キーワード(4)（和/英） | ノイズチューニング / noise tuning |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 伊藤 貴亮 / Takaaki Ito / イトウ タカアキ |
| 第1著者 所属（和/英） | 東京大学 (略称： 東大) The University of Tokyo (略称： The Univ. of Tokyo) |
| 第2著者 氏名（和/英/ヨミ） | 飯塚 哲也 / Tetsuya Iizuka / イイヅカ テツヤ |
| 第2著者 所属（和/英） | 東京大学 (略称： 東大) The University of Tokyo (略称： The Univ. of Tokyo) |
| 第3著者 氏名（和/英/ヨミ） | 名倉 徹 / Toru Nakura / ナクラ トオル |
| 第3著者 所属（和/英） | 東京大学 (略称： 東大) The University of Tokyo (略称： The Univ. of Tokyo) |
| 第4著者 氏名（和/英/ヨミ） | 浅田 邦博 / Kunihiro Asada / アサダ クニヒロ |
| 第4著者 所属（和/英） | 東京大学 (略称： 東大) The University of Tokyo (略称： The Univ. of Tokyo) |
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| 講演者 | 第1著者 |
| 発表日時 | 2017-12-14 10:10:00 |
| 発表時間 | 20分 |
| 申込先研究会 | ICD |
| 資料番号 | CAS2017-65, ICD2017-53, CPSY2017-62 |
| 巻番号（vol） | vol.117 |
| 号番号（no） | no.343(CAS), no.344(ICD), no.345(CPSY) |
| ページ範囲 | pp.9-13 |
| ページ数 | 5 |
| 発行日 | 2017-12-07 (CAS, ICD, CPSY) |
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