| 電子情報通信学会 研究会発表申込システム 講演論文 詳細 |
技報閲覧サービス [ログイン] 技報アーカイブ |
| トップに戻る | 前のページに戻る | [Japanese] / [English] |
| 講演抄録／キーワード | ||
| 講演名 | 2018-01-19 11:05 ビアスイッチ向けプログラマブルロジック0-1-A-~A LUTの電力効率について ○夏原明日香・今川隆司・越智裕之（立命館大）  VLD2017-80 CPSY2017-124 RECONF2017-68 |
|
| 抄録 | （和） | 本稿では，ビアスイッチと呼ばれるナノデバイスを用いたプログラマブルロジックである0-1-$A$-$overline{A}$ LUTに対して性能と電力のトレードオフを考慮したトランジスタサイズの最適化を行った上で，同様に最適化した0-1 LUTに比べ，面積のみならず，遅延時間や動的消費電力においても優れていることを定量的に示す．0-1-$A$-$overline{A}$ LUTはFPGAのロジックブロックで広く使われているLook-up table (LUT)と同等の機能を持つプログラマブルロジックであり，ビアスイッチのON抵抗が小さいことを活かして従来の0-1 LUTを改良したものである．0-1 LUTと比較して，ビアスイッチの個数を変えることなく，マルチプレクサ(MUX)の個数が半分になり段数も1段減ることなどから，回路面積や遅延時間の低減を達成するものとして提案された．回路面積が低減することから，消費電力の削減も期待されるが，定量的な評価は行われていなかった．本稿では，予備実験としてLUT内の消費電力内訳を求め支配的である部分を明らかにし，それを踏まえて消費電力の大きい部分からトランジスタのサイジングを行ったところ，0-1-$A$-$overline{A}$ LUTの動的消費電力を7.6%，遅延時間を0.6%低減できた．同様にトランジスタのサイジングを行った0-1 LUTとの比較では，0-1-$A$-$overline{A}$ LUTの方が動的消費電力が18.7%，遅延時間も10.0%優れていた． |
| （英） | This paper quantitatively shows the superiority of 0-1-$A$-$overline{A}$ LUT to 0-1 LUT in terms of area, delay time and dynamic power consumption. 0-1-$A$-$overline{A}$ LUT and 0-1 LUT which are composed of a new nanodevice ``via-switch'' can be used as programmable logic in place of a conventional look-up table (LUT) in FPGA. Although they have the same number of via-switches, the number of multiplexers (MUXs) and their stages in 0-1-$A$-$overline{A}$ LUT is smaller than those in 0-1 LUT, so that the area and delay time of 0-1-$A$-$overline{A}$ LUT are smaller than those of 0-1 LUT. Because of the area reduction, the power consumption is also expected to be reduced, but it has not been evaluated quantitatively. We firstly evaluated the breakdown of power consumption to clarify the dominant part in LUTs and then applied transistor sizing to them considering performance-power trade-off. As a result, compared with the original design in the previous work, the dynamic power consumption and delay time of 0-1-$A$-$overline{A}$ LUT are reduced by 7.6% and 0.6%, respectively. The evaluation results also show that the dynamic power consumption and delay time of 0-1-$A$-$overline{A}$ LUT are 18.7% and 10.0% smaller than those of the 0-1 LUT whose transistors are also optimized in the same manner. | |
| キーワード | （和） | 原子移動型スイッチ / 再構成可能アーキテクチャ / 電力遅延積 / / / / / |
| （英） | atom switch / reconfigurable architecture / power-delay product / / / / / | |
| 文献情報 | 信学技報, vol. 117, no. 377, VLD2017-80, pp. 107-112, 2018年1月. | |
| 資料番号 | VLD2017-80 | |
| 発行日 | 2018-01-11 (VLD, CPSY, RECONF) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2017-80 CPSY2017-124 RECONF2017-68 |
|
| 研究会情報 | |
| 研究会 | IPSJ-ARC VLD CPSY RECONF IPSJ-SLDM |
| 開催期間 | 2018-01-18 - 2018-01-19 |
| 開催地（和） | 慶應義塾大学 日吉キャンパス 来往舎 |
| 開催地（英） | Raiosha, Hiyoshi Campus, Keio University |
| テーマ（和） | FPGA応用および一般 |
| テーマ（英） | FPGA Applications, etc |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2018-01-ARC-VLD-CPSY-RECONF-SLDM |
| 本文の言語 | 日本語 |
| タイトル（和） | ビアスイッチ向けプログラマブルロジック0-1-A-~A LUTの電力効率について |
| サブタイトル（和） | |
| タイトル（英） | A study on the power efficiency of via-switch oriented programmable logic 0-1-A-~A LUT |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 原子移動型スイッチ / atom switch |
| キーワード(2)（和/英） | 再構成可能アーキテクチャ / reconfigurable architecture |
| キーワード(3)（和/英） | 電力遅延積 / power-delay product |
| キーワード(4)（和/英） | / |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 夏原 明日香 / Asuka Natsuhara / ナツハラ アスカ |
| 第1著者 所属（和/英） | 立命館大学 (略称： 立命館大) Ritsumeikan University (略称： Ritsumeikan Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 今川 隆司 / Takashi Imagawa / イマガワ タカシ |
| 第2著者 所属（和/英） | 立命館大学 (略称： 立命館大) Ritsumeikan University (略称： Ritsumeikan Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 越智 裕之 / Hiroyuki Ochi / オチ ヒロユキ |
| 第3著者 所属（和/英） | 立命館大学 (略称： 立命館大) Ritsumeikan University (略称： Ritsumeikan Univ.) |
| 第4著者 氏名（和/英/ヨミ） | / / |
| 第4著者 所属（和/英） | (略称： ) (略称： ) |
| 第5著者 氏名（和/英/ヨミ） | / / |
| 第5著者 所属（和/英） | (略称： ) (略称： ) |
| 第6著者 氏名（和/英/ヨミ） | / / |
| 第6著者 所属（和/英） | (略称： ) (略称： ) |
| 第7著者 氏名（和/英/ヨミ） | / / |
| 第7著者 所属（和/英） | (略称： ) (略称： ) |
| 第8著者 氏名（和/英/ヨミ） | / / |
| 第8著者 所属（和/英） | (略称： ) (略称： ) |
| 第9著者 氏名（和/英/ヨミ） | / / |
| 第9著者 所属（和/英） | (略称： ) (略称： ) |
| 第10著者 氏名（和/英/ヨミ） | / / |
| 第10著者 所属（和/英） | (略称： ) (略称： ) |
| 第11著者 氏名（和/英/ヨミ） | / / |
| 第11著者 所属（和/英） | (略称： ) (略称： ) |
| 第12著者 氏名（和/英/ヨミ） | / / |
| 第12著者 所属（和/英） | (略称： ) (略称： ) |
| 第13著者 氏名（和/英/ヨミ） | / / |
| 第13著者 所属（和/英） | (略称： ) (略称： ) |
| 第14著者 氏名（和/英/ヨミ） | / / |
| 第14著者 所属（和/英） | (略称： ) (略称： ) |
| 第15著者 氏名（和/英/ヨミ） | / / |
| 第15著者 所属（和/英） | (略称： ) (略称： ) |
| 第16著者 氏名（和/英/ヨミ） | / / |
| 第16著者 所属（和/英） | (略称： ) (略称： ) |
| 第17著者 氏名（和/英/ヨミ） | / / |
| 第17著者 所属（和/英） | (略称： ) (略称： ) |
| 第18著者 氏名（和/英/ヨミ） | / / |
| 第18著者 所属（和/英） | (略称： ) (略称： ) |
| 講演者 | 第1著者 |
| 発表日時 | 2018-01-19 11:05:00 |
| 発表時間 | 25分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2017-80, CPSY2017-124, RECONF2017-68 |
| 巻番号（vol） | vol.117 |
| 号番号（no） | no.377(VLD), no.378(CPSY), no.379(RECONF) |
| ページ範囲 | pp.107-112 |
| ページ数 | 6 |
| 発行日 | 2018-01-11 (VLD, CPSY, RECONF) |
[研究会発表申込システムのトップページに戻る]