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| 講演抄録／キーワード | ||
| 講演名 | 2018-01-19 13:00 2のべき乗近似とプルーニングを用いたCNN向けFPGAアクセラレータ ○宇都宮誉博・尼崎太樹・飯田全広・久我守弘・末吉敏則（熊本大）  VLD2017-82 CPSY2017-126 RECONF2017-70 |
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| 抄録 | （和） | 画像認識手法の一つである畳込みニューラルネットワーク（CNN: Convolutional Neural Network)は，その識別精度の高さから様々な分野で注目されている．CNNの組込み機器への実装を考えた場合，低消費電力かつ高速な処理が可能であるFPGA（Field Programmable Gate Array）は有望な選択肢となる．しかしながら，FPGAにCNNを実装する際は，内部で膨大な回数実行される積和演算回路の構成および重みを読み込む際のメモリアクセスについて工夫する必要がある．そこで本稿では，CNNの重みを2のべき乗に近似する手法を提案する．これにより，積和演算回路における乗算はシフト演算に置き換え可能となる．また，重みを近似する際はCNNに再学習を施すことで認識率の低下を抑制し，近似後は閾値以下の重みをプルーニングすることで重みの表現に必要なビット幅を削減する．提案手法によって，畳込み層のカーネルあたりのLUT使用量は約1.9倍改善され，全結合層の積和演算あたりのLUT使用量は約2.5倍改善された．また，認識精度の低下を0.3%程度に抑えた場合は畳込み層の重みを5ビット，全結合層の重みを4ビットで表現可能となり，2%程度に抑えた場合はさらに全結合層の重みを3ビットに削減して表現可能となった． |
| （英） | Convolutional Neural Network (CNN), a method of Image recognition, is utilized in various fields. Field Programmable Gate Array (FPGA) is one of the promising medium for embedded systems. For CNN implementation on FPGA, it is required to consider the resource utilization of multiply-add circuit and memory access for weight of neural network. In this paper, we propose power of 2 approximation of weight. This method enables multiply-add circuit with Shifter and Adder. Our proposed method improved LUT consumption up to 2.5 times. Furthermore, the bit width required for weight was reduced to 5 bits in Convolutional layer and to 3bits in Fully connected layer. | |
| キーワード | （和） | FPGA / 深層学習 / 畳込みニューラルネットワーク / / / / / |
| （英） | FPGA / Deep Learning / CNN / / / / / | |
| 文献情報 | 信学技報, vol. 117, no. 379, RECONF2017-70, pp. 119-124, 2018年1月. | |
| 資料番号 | RECONF2017-70 | |
| 発行日 | 2018-01-11 (VLD, CPSY, RECONF) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2017-82 CPSY2017-126 RECONF2017-70 |
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| 研究会情報 | |
| 研究会 | IPSJ-ARC VLD CPSY RECONF IPSJ-SLDM |
| 開催期間 | 2018-01-18 - 2018-01-19 |
| 開催地（和） | 慶應義塾大学 日吉キャンパス 来往舎 |
| 開催地（英） | Raiosha, Hiyoshi Campus, Keio University |
| テーマ（和） | FPGA応用および一般 |
| テーマ（英） | FPGA Applications, etc |
| 講演論文情報の詳細 | |
| 申込み研究会 | RECONF |
| 会議コード | 2018-01-ARC-VLD-CPSY-RECONF-SLDM |
| 本文の言語 | 日本語 |
| タイトル（和） | 2のべき乗近似とプルーニングを用いたCNN向けFPGAアクセラレータ |
| サブタイトル（和） | |
| タイトル（英） | FPGA accelerator of CNN using Power of 2 Approximation and Pruning weights |
| サブタイトル（英） | |
| キーワード(1)（和/英） | FPGA / FPGA |
| キーワード(2)（和/英） | 深層学習 / Deep Learning |
| キーワード(3)（和/英） | 畳込みニューラルネットワーク / CNN |
| キーワード(4)（和/英） | / |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 宇都宮 誉博 / Takahiro Utsunomiya / ウツノミヤ タカヒロ |
| 第1著者 所属（和/英） | 熊本大学 (略称： 熊本大) Kumamoto University (略称： Kumamoto Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 尼崎 太樹 / Motoki Amagasaki / アマガサキ モトキ |
| 第2著者 所属（和/英） | 熊本大学 (略称： 熊本大) Kumamoto University (略称： Kumamoto Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 飯田 全広 / Masahiro Iida / イイダ マサヒロ |
| 第3著者 所属（和/英） | 熊本大学 (略称： 熊本大) Kumamoto University (略称： Kumamoto Univ.) |
| 第4著者 氏名（和/英/ヨミ） | 久我 守弘 / Morihiro Kuga / クガ モリヒロ |
| 第4著者 所属（和/英） | 熊本大学 (略称： 熊本大) Kumamoto University (略称： Kumamoto Univ.) |
| 第5著者 氏名（和/英/ヨミ） | 末吉 敏則 / Toshinori Sueyoshi / スエヨシ トシノリ |
| 第5著者 所属（和/英） | 熊本大学 (略称： 熊本大) Kumamoto University (略称： Kumamoto Univ.) |
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| 講演者 | 第1著者 |
| 発表日時 | 2018-01-19 13:00:00 |
| 発表時間 | 25分 |
| 申込先研究会 | RECONF |
| 資料番号 | VLD2017-82, CPSY2017-126, RECONF2017-70 |
| 巻番号（vol） | vol.117 |
| 号番号（no） | no.377(VLD), no.378(CPSY), no.379(RECONF) |
| ページ範囲 | pp.119-124 |
| ページ数 | 6 |
| 発行日 | 2018-01-11 (VLD, CPSY, RECONF) |
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