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| 講演抄録／キーワード | ||
| 講演名 | 2018-02-20 10:35 TDC組込み型バウンダリスキャンにおける遅延付加部のリオーダによる配線長の低減 ○平井智士・四柳浩之・橋爪正樹（徳島大）  DC2017-79 |
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| 抄録 | （和） | 3次元積層ICにおけるダイ間配線の新しい実装方法として，TSV(Through-Silicon-Via)が注目されている． しかし，製造工程中におけるボイドやピンホールなどのTSVの故障により，故障TSVでは遅延故障が発生する可能性がある． そこで，TDC(Time-to-Digital Converter)組込み型バウンダリスキャン(TDCBS)を用いたTSVのテスト容易化設計について研究が行われている． 過去に，遅延付加部のリオーダにより付加遅延量のばらつきを低減するTDCBSの設計手法を提案した． しかし，この手法では遅延付加部のループを形成する配線が，他の配線よりも長くなってしまう問題がある． 本論文では，ループを考慮した遅延付加部のリオーダによってループ部分の配線長を低減する設計手法を提案する． |
| （英） | TSV attracts attention as a new implementation method of interconnects between dies in 3DICs. However, faulty TSVs may cause small delay faults because of defects in TSVs such as voids and pinholes during the manufacturing process. We have been proposed a DFT(Design-For-Testability) method for TSVs using a boundary scan circuit with embedded TDC(TDCBS). We proposed the design method for reducing variation of additional delay by reordering delay elements. However, in this method, the wire for forming a loop becomes long compared with other wires. In this paper, we present the design method for reducing the wire length of the feedback wire by reordering delay elements under consideration of a loop. |
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| キーワード | （和） | 微小遅延故障 / TSV / TDC / バウンダリスキャン / テスト容易化設計 / / / |
| （英） | small delay fault / TSV / TDC / boundary scan / Design-For-Testability / / / | |
| 文献情報 | 信学技報, vol. 117, no. 444, DC2017-79, pp. 13-18, 2018年2月. | |
| 資料番号 | DC2017-79 | |
| 発行日 | 2018-02-13 (DC) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | DC2017-79 |
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| 研究会情報 | |
| 研究会 | DC |
| 開催期間 | 2018-02-20 - 2018-02-20 |
| 開催地（和） | 機械振興会館 |
| 開催地（英） | Kikai-Shinko-Kaikan Bldg. |
| テーマ（和） | VLSI設計とテストおよび一般 |
| テーマ（英） | VLSI Design and Test, etc. |
| 講演論文情報の詳細 | |
| 申込み研究会 | DC |
| 会議コード | 2018-02-DC |
| 本文の言語 | 日本語 |
| タイトル（和） | TDC組込み型バウンダリスキャンにおける遅延付加部のリオーダによる配線長の低減 |
| サブタイトル（和） | |
| タイトル（英） | Reduction of Wire Length by Reordering Delay Elements in Boundary Scan Circuit with Embedded TDC |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 微小遅延故障 / small delay fault |
| キーワード(2)（和/英） | TSV / TSV |
| キーワード(3)（和/英） | TDC / TDC |
| キーワード(4)（和/英） | バウンダリスキャン / boundary scan |
| キーワード(5)（和/英） | テスト容易化設計 / Design-For-Testability |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 平井 智士 / Satoshi Hirai / ヒライ サトシ |
| 第1著者 所属（和/英） | 徳島大学 (略称： 徳島大) Tokushima University (略称： Tokushima Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 四柳 浩之 / Hiroyuki Yotsuyanagi / ヨツヤナギ ヒロユキ |
| 第2著者 所属（和/英） | 徳島大学 (略称： 徳島大) Tokushima University (略称： Tokushima Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 橋爪 正樹 / Masaki Hashizume / ハシズメ マサキ |
| 第3著者 所属（和/英） | 徳島大学 (略称： 徳島大) Tokushima University (略称： Tokushima Univ.) |
| 講演者 | 第1著者 |
| 発表日時 | 2018-02-20 10:35:00 |
| 発表時間 | 25分 |
| 申込先研究会 | DC |
| 資料番号 | DC2017-79 |
| 巻番号（vol） | vol.117 |
| 号番号（no） | no.444 |
| ページ範囲 | pp.13-18 |
| ページ数 | 6 |
| 発行日 | 2018-02-13 (DC) |
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