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| 講演抄録／キーワード | ||
| 講演名 | 2018-03-02 11:20 選択的活性化によるスタンダードセルメモリの低消費エネルギー化 ○塩見 準・石原 亨・小野寺秀俊（京大）  VLD2017-124 |
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| 抄録 | （和） | オンチップメモリは集積回路のエネルギー効率に大きな影響を与える．本稿では，スタンダードセルメモリ(Standard-Cell Memory: SCM)の動的消費エネルギーを削減する回路構造の提案を行う．SCMが値の書き込みや読み出しを行う場合，SCM内部のクロックツリーが活性化され，信号経路上に存在するビット線が充放電される．クロックバッファの個数やビット線の負荷容量はメモリ容量に比例して増大するため，SCMの低消費エネルギー化のためにはこれらの部分で発生する動的消費エネルギーを削減することが重要である．本稿では，クロックツリーにクロックゲーティング回路を階層的に挿入し，ビット線にデマルチプレクサを実装することで，クロックツリーやビット線を物理的に分割する．入力アドレスに応じてそれらを選択的に活性化することで，書き込み動作時の動的消費エネルギーを効果的に削減可能であることを示す．65-nm SOTBプロセスを用いたポストレイアウトシミュレーションを用い，提案手法により59%の書き込み消費エネルギーの削減が可能であることを示す．提案手法を搭載したSCMは6T SRAMと比較して67%の消費エネルギーを削減可能であることを実チップ測定に基づき示す． |
| （英） | On-chip memories have a large impact on energy-efficiency of LSI circuits. This paper discusses energy-efficient on-chip memory structures which are suitable for Standard-Cell Memories (SCMs). When SCMs perform write operation or readout operation, their bit-lines are charged or discharged. Clock buffers in their clock tree are also activated in write operation. Since dynamic energy consumed at the bit-lines and the clock buffers are considerably large, this paper proposes circuit structures where (1) clock gating circuits are inserted into the clock tree, and (2) the bit-lines are splitted using demultiplexers. The structure enables to selectively activate the clock tree and the bit-lines, which effectively reduces the dynamic energy consumption in write opretion. Post layout simulation results using a 65-nm SOTB process technology show that the proposed SCM achieves 59% less energy consumption than an SCM with a convetional structure. Measurement results of a test chip fabricated in the same process also shows that the proposed SCM achieves 67% less energy consumption than the 6T SRAM. | |
| キーワード | （和） | スタンダードセルメモリ(Standard-Cell Memory: SCM) / 低電圧動作 / オンチップメモリ / 選択的活性化 / / / / |
| （英） | Standard-Cell Memory (SCM) / low-voltage operation / on-chip memory / selective activation / / / / | |
| 文献情報 | 信学技報, vol. 117, no. 455, VLD2017-124, pp. 211-216, 2018年2月. | |
| 資料番号 | VLD2017-124 | |
| 発行日 | 2018-02-21 (VLD) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2017-124 |
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| 研究会情報 | |
| 研究会 | VLD HWS |
| 開催期間 | 2018-02-28 - 2018-03-02 |
| 開催地（和） | 沖縄県青年会館 |
| 開催地（英） | Okinawa Seinen Kaikan |
| テーマ（和） | システムオンシリコンを支える設計技術 |
| テーマ（英） | |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2018-02-VLD |
| 本文の言語 | 日本語 |
| タイトル（和） | 選択的活性化によるスタンダードセルメモリの低消費エネルギー化 |
| サブタイトル（和） | |
| タイトル（英） | Energy Reduction of Standard-Cell Memory Exploiting Selective Activation |
| サブタイトル（英） | |
| キーワード(1)（和/英） | スタンダードセルメモリ(Standard-Cell Memory: SCM) / Standard-Cell Memory (SCM) |
| キーワード(2)（和/英） | 低電圧動作 / low-voltage operation |
| キーワード(3)（和/英） | オンチップメモリ / on-chip memory |
| キーワード(4)（和/英） | 選択的活性化 / selective activation |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 塩見 準 / Jun Shiomi / シオミ ジュン |
| 第1著者 所属（和/英） | 京都大学 (略称： 京大) Kyoto University (略称： Kyoto Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 石原 亨 / Tohru Ishihara / イシハラ トオル |
| 第2著者 所属（和/英） | 京都大学 (略称： 京大) Kyoto University (略称： Kyoto Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 小野寺 秀俊 / Hidetoshi Onodera / |
| 第3著者 所属（和/英） | 京都大学 (略称： 京大) Kyoto University (略称： Kyoto Univ.) |
| 講演者 | 第1著者 |
| 発表日時 | 2018-03-02 11:20:00 |
| 発表時間 | 25分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2017-124 |
| 巻番号（vol） | vol.117 |
| 号番号（no） | no.455 |
| ページ範囲 | pp.211-216 |
| ページ数 | 6 |
| 発行日 | 2018-02-21 (VLD) |
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