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| 講演抄録／キーワード | ||
| 講演名 | 2018-05-24 11:20 高位合成で実装したハードウェア・ソフトウェアの動的再構成による障害発生時の処理継続技術 ○酒田輝昭・広津鉄平（日立）  RECONF2018-3 |
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| 抄録 | （和） | 高信頼が要求されるシステムの一部で障害が発生しても必要動作を継続するアーキテクチャを開発した。本研究ではプラグマを含む共通の動作記述から高位合成でハードウェアとソフトウェアをFPGAとロックステップCPUに割り当てた。FPGA故障発生時にはロックステップCPUをマルチコアへ再構成してリソースを解放し，FPGA処理をCPUで縮退処理して継続する。SoC型FPGA搭載ボードを用いカウンタ機能の動作記述で試作した結果，FPGAビットストリームサイズが25.2MB，CPUバイナリサイズが1.3KBとなった。このカウンタ機能がFPGAとCPU間で縮退動作することを確認し，FPGAでの通常動作からCPUを再構成し縮退動作の開始までの時間は約1.13ms，縮退動作からFPGAを再構成し通常動作へ復帰までの時間は約120msとなった。 |
| （英） | We developed the architecture to execute a fallback operation when a failure occurred. In this research, we designed FPGA hardware and CPU software by high level synthesis from the common behavioral description including pragmas. In case of FPGA failure, the CPU continues fallback process by release resources and the reconfiguration from lock-step to multi-core. We made a prototype of this system with a counter function on SoC-FPGA board. The designed FPGA bitstream size of the function was 25.2MB and the CPU binary size was 1.3KB. The transition time from the normal to the fallback operation was about 1.13ms, and the recovery time from the fallback to the normal operation with reconfiguring FPGA was about 120ms. | |
| キーワード | （和） | 高位合成 / FPGA / CPU / 動的再構成 / フォールバック / / / |
| （英） | High Level Synthesis / FPGA / CPU / Dynamic Reconfiguration / Fallback / / / | |
| 文献情報 | 信学技報, vol. 118, no. 63, RECONF2018-3, pp. 13-18, 2018年5月. | |
| 資料番号 | RECONF2018-3 | |
| 発行日 | 2018-05-17 (RECONF) | |
| ISSN | Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| 査読に ついて |
本技術報告は査読を経ていない技術報告であり，推敲を加えられていずれかの場に発表されることがあります． | |
| PDFダウンロード | RECONF2018-3 |
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| 研究会情報 | |
| 研究会 | RECONF |
| 開催期間 | 2018-05-24 - 2018-05-25 |
| 開催地（和） | ゲートシティ大崎 B1ルームD |
| 開催地（英） | GATE CITY OHSAKI |
| テーマ（和） | ディープラーニングおよびリコンフィギャラブルシステム，一般 |
| テーマ（英） | Deep Learning, Reconfigurable Systems, etc. |
| 講演論文情報の詳細 | |
| 申込み研究会 | RECONF |
| 会議コード | 2018-05-RECONF |
| 本文の言語 | 日本語 |
| タイトル（和） | 高位合成で実装したハードウェア・ソフトウェアの動的再構成による障害発生時の処理継続技術 |
| サブタイトル（和） | |
| タイトル（英） | Prototyping of Dynamic Reconfiguration System to Execute Fallback Function Designed by High Level Synthesis |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 高位合成 / High Level Synthesis |
| キーワード(2)（和/英） | FPGA / FPGA |
| キーワード(3)（和/英） | CPU / CPU |
| キーワード(4)（和/英） | 動的再構成 / Dynamic Reconfiguration |
| キーワード(5)（和/英） | フォールバック / Fallback |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 酒田 輝昭 / Teruaki Sakata / |
| 第1著者 所属（和/英） | 株式会社日立製作所 (略称： 日立) Hitachi, Ltd. (略称： Hitachi) |
| 第2著者 氏名（和/英/ヨミ） | 広津 鉄平 / Teppei Hirotsu / |
| 第2著者 所属（和/英） | 株式会社日立製作所 (略称： 日立) Hitachi, Ltd. (略称： Hitachi) |
| 講演者 | 第1著者 |
| 発表日時 | 2018-05-24 11:20:00 |
| 発表時間 | 25分 |
| 申込先研究会 | RECONF |
| 資料番号 | RECONF2018-3 |
| 巻番号（vol） | vol.118 |
| 号番号（no） | no.63 |
| ページ範囲 | pp.13-18 |
| ページ数 | 6 |
| 発行日 | 2018-05-17 (RECONF) |
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