講演抄録/キーワード |
講演名 |
2018-06-14 16:35
ストカスティック計算を用いたニューラルネットワークハードウェアのための省面積積和演算器 ○名倉健太・廣本正之・佐藤高史(京大) CAS2018-15 VLD2018-18 SIP2018-35 MSS2018-15 |
抄録 |
(和) |
高精度かつ汎用的な機械学習手法であるニューラルネットワークが近年注目されているが,学習や推論に おける計算量が大きく,ハードウェアで実装する際の回路面積や消費電力が大きくなる課題がある.本稿では,ビット 列中の1の数により数値を表して演算を行うストカスティック計算(Stochastic computing,SC )に着目し,ニュー ラルネットワーク中の主要な計算である積和演算を精度良く実行できる演算器を提案する.提案する演算器をニュー ラルネットワークに適用して評価した結果,提案する演算器は既存のSC による積和演算器とほぼ同程度の回路面積・ 消費電力であるが,認識精度を大幅に向上できることを示した. |
(英) |
Neural network, which is an accurate and general-purpose machine learning method, is attracting greater attention in recent years. Due to the heavy computational load required in both learning and inference, the circuit area and power consumption become large when the neural network is implemented on a hardware. To improve calculation efficiency, we propose to apply stochastic computing (SC) in which the numerical numbers are represented by the number of 1's in a bit sequence. In this paper, we propose a new multiply-accumulate circuit (MAC) using SC, which is a heavily repeated calculation in neural network algorithms. Through experiments, we show the proposed MAC circuit greatly improves the accuracy of the calculation compared with an existing MAC circuit using SC of equal circuit area and power. |
キーワード |
(和) |
ニューラルネットワーク / 積和演算器 / 画像認識 / ストカスティック計算 / / / / |
(英) |
neural network / multiply-accumulate circuit / image recognition / stochastic computing / / / / |
文献情報 |
信学技報, vol. 118, no. 83, VLD2018-18, pp. 81-86, 2018年6月. |
資料番号 |
VLD2018-18 |
発行日 |
2018-06-07 (CAS, VLD, SIP, MSS) |
ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) |
PDFダウンロード |
CAS2018-15 VLD2018-18 SIP2018-35 MSS2018-15 |
研究会情報 |
研究会 |
CAS SIP MSS VLD |
開催期間 |
2018-06-14 - 2018-06-15 |
開催地(和) |
北海道大学フロンティア応用科学研究棟 |
開催地(英) |
Hokkaido Univ. (Frontier Research in Applied Sciences Build.) |
テーマ(和) |
システムと信号処理および一般 |
テーマ(英) |
System and Signal Processing, etc |
講演論文情報の詳細 |
申込み研究会 |
VLD |
会議コード |
2018-06-CAS-SIP-MSS-VLD |
本文の言語 |
日本語 |
タイトル(和) |
ストカスティック計算を用いたニューラルネットワークハードウェアのための省面積積和演算器 |
サブタイトル(和) |
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タイトル(英) |
Area Efficient Multiply-Accumulate Circuit Using Stochastic Computing for Neural Network Hardware |
サブタイトル(英) |
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キーワード(1)(和/英) |
ニューラルネットワーク / neural network |
キーワード(2)(和/英) |
積和演算器 / multiply-accumulate circuit |
キーワード(3)(和/英) |
画像認識 / image recognition |
キーワード(4)(和/英) |
ストカスティック計算 / stochastic computing |
キーワード(5)(和/英) |
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キーワード(6)(和/英) |
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キーワード(7)(和/英) |
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キーワード(8)(和/英) |
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第1著者 氏名(和/英/ヨミ) |
名倉 健太 / Kenta Nagura / ナグラ ケンタ |
第1著者 所属(和/英) |
京都大学 (略称: 京大)
Kyoto University (略称: Kyoto Univ) |
第2著者 氏名(和/英/ヨミ) |
廣本 正之 / Masayuki Hiromoto / |
第2著者 所属(和/英) |
京都大学 (略称: 京大)
Kyoto University (略称: Kyoto Univ) |
第3著者 氏名(和/英/ヨミ) |
佐藤 高史 / Takashi Sato / |
第3著者 所属(和/英) |
京都大学 (略称: 京大)
Kyoto University (略称: Kyoto Univ) |
第4著者 氏名(和/英/ヨミ) |
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第12著者 氏名(和/英/ヨミ) |
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講演者 |
第1著者 |
発表日時 |
2018-06-14 16:35:00 |
発表時間 |
20分 |
申込先研究会 |
VLD |
資料番号 |
CAS2018-15, VLD2018-18, SIP2018-35, MSS2018-15 |
巻番号(vol) |
vol.118 |
号番号(no) |
no.82(CAS), no.83(VLD), no.84(SIP), no.85(MSS) |
ページ範囲 |
pp.81-86 |
ページ数 |
6 |
発行日 |
2018-06-07 (CAS, VLD, SIP, MSS) |
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