講演抄録/キーワード |
講演名 |
2018-07-30 14:30
10G Ethernet向けデータパス拡張を適用したRISC-Vプロセッサの提案と実装 ○矢内洋祐・松谷健史・空閑洋平・徳差雄太・村井 純(慶大) CPSY2018-15 |
抄録 |
(和) |
本論文では,パケット処理を目的とした1024bit幅のデータパスを持ったプロセッサを提案する.Intel DPDKを代表とするソフトウェアパケット処理環境は,高クロックかつマルチコアCPUを利用し,10G・100G Ethernet環境での高速パケット処理を実現している.本提案機能拡張では,Ethernet PHYとのデータをやり取りする1024 bit幅のデータパスをCPUに接続することで,シングルコアかつ低クロックでの高速パケット処理の実現を目的とする.本論文では,FPGAを用いて32bit RISC-Vプロセッサと,本提案手法の拡張を実装した.評価では,ルーティングの一部処理を行いながら10G Ethernetのラインレートに対して99.1%のスループットでのパケット処理が可能なことを確認した. |
(英) |
In this paper, we propose a processor with 1024 bit wide data path for packet processing. A software packet processing environment typified by Intel DPDK realizes high-speed packet processing in a 10 G / 100 G Ethernet environment using a high clock and multi-core CPU. In this proposed function extension, we aim to realize high-speed packet processing with single core and low clock by connecting 1024 bit wide data path that exchanges data with Ethernet PHY to CPU. In this paper, we implemented 32bit RISC-V processor and extension of our proposed method using FPGA. In the evaluation, we confirmed that it is possible to process packets with throughput of 99.1% with respect to the line rate of 10 G Ethernet while processing part of routing. |
キーワード |
(和) |
RISC-V / プロセッサ / アーキテクチャ / パケット処理 / ネットワーク / / / |
(英) |
RISC-V / Processor / Architecture / Packet processing / Network / / / |
文献情報 |
信学技報, vol. 118, no. 165, CPSY2018-15, pp. 33-38, 2018年7月. |
資料番号 |
CPSY2018-15 |
発行日 |
2018-07-23 (CPSY) |
ISSN |
Online edition: ISSN 2432-6380 |
著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) |
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CPSY2018-15 |