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| 講演抄録／キーワード | ||
| 講演名 | 2019-01-30 10:55 拡張ユークリッド互除法におけるLeading Zeroを利用した計算回数削減手法の提案 ○荻野政樹・田中勇樹・魏 書剛（群馬大）  VLD2018-73 CPSY2018-83 RECONF2018-47 |
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| 抄録 | （和） | 剰余乗算逆数は，離散対数問題による解析のされにくさから公開鍵暗号方式の秘密鍵の生成に利用されており，従来から高速な計算手法が望まれている．剰余乗算逆数を高速に計算するアルゴリズムとして，拡張ユークリッド互除法を使う方法がある．本研究では，ユークリッド互除法の除算と乗算を高速に行うため，除算と乗算を減算回路と加算回路で実現するパイプライン構造を採用する．互除法により，除算と乗算の演算数が小さくなることに着目し，Leading Zero回路を導入することにより，乗算と乗算における減算と加算の回数を大幅に削減する．数値計算の実験を行い，加減算の回数が約35％削減できることを示し，提案の演算回路の高速性を明らかにしている． |
| （英） | The modular multiplication inverse is used to generate the secret key of the public key cryptosystem from the difficulty of analysis due to the discrete logarithm problem, and high speed computation method has been desired conventionally. The extended Euclidean algorithm is an algorithm to calculate the modular multiplication inverse at high speed. In this study, the division and multiplication of the extended Euclidean algorithm are computed by using a subtraction circuit and an addition circuit with a pipeline structure. To reduce the times of the subtractions and additions in the division and multiplication of the extended Euclidean algorithm, we introduce Leading Zero circuit into the controlling unit. By experiments with some numeral computations, it is shown that a high speed modular multiplication inverse can be achieved. | |
| キーワード | （和） | 剰余乗算逆数 / 拡張ユークリッド互除法 / リーディングゼロ / / / / / |
| （英） | Modular multiplicative inverse / Extended euclidean algorithm / Leading zero / / / / / | |
| 文献情報 | 信学技報, vol. 118, no. 430, VLD2018-73, pp. 7-12, 2019年1月. | |
| 資料番号 | VLD2018-73 | |
| 発行日 | 2019-01-23 (VLD, CPSY, RECONF) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2018-73 CPSY2018-83 RECONF2018-47 |
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| 研究会情報 | |
| 研究会 | IPSJ-SLDM RECONF VLD CPSY IPSJ-ARC |
| 開催期間 | 2019-01-30 - 2019-01-31 |
| 開催地（和） | 慶応義塾大学 日吉キャンパス 来往舎 |
| 開催地（英） | Raiosha, Hiyoshi Campus, Keio University |
| テーマ（和） | FPGA応用および一般 |
| テーマ（英） | FPGA Applications, etc. |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2019-01-SLDM-RECONF-VLD-CPSY-ARC |
| 本文の言語 | 日本語 |
| タイトル（和） | 拡張ユークリッド互除法におけるLeading Zeroを利用した計算回数削減手法の提案 |
| サブタイトル（和） | |
| タイトル（英） | Proposal of reduction method of calculations by using Leading Zero in the Extended Euclidean Algorithm |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 剰余乗算逆数 / Modular multiplicative inverse |
| キーワード(2)（和/英） | 拡張ユークリッド互除法 / Extended euclidean algorithm |
| キーワード(3)（和/英） | リーディングゼロ / Leading zero |
| キーワード(4)（和/英） | / |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 荻野 政樹 / Masaki Ogino / オギノ マサキ |
| 第1著者 所属（和/英） | 群馬大学 (略称： 群馬大) Gunma University (略称： Gunma Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 田中 勇樹 / Yuki Tanaka / タナカ ユウキ |
| 第2著者 所属（和/英） | 群馬大学 (略称： 群馬大) Gunma University (略称： Gunma Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 魏 書剛 / Shugang Wei / |
| 第3著者 所属（和/英） | 群馬大学 (略称： 群馬大) Gunma University (略称： Gunma Univ.) |
| 講演者 | 第1著者 |
| 発表日時 | 2019-01-30 10:55:00 |
| 発表時間 | 25分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2018-73, CPSY2018-83, RECONF2018-47 |
| 巻番号（vol） | vol.118 |
| 号番号（no） | no.430(VLD), no.431(CPSY), no.432(RECONF) |
| ページ範囲 | pp.7-12 |
| ページ数 | 6 |
| 発行日 | 2019-01-23 (VLD, CPSY, RECONF) |
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