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| 講演抄録／キーワード | ||
| 講演名 | 2019-02-27 15:20 一般同期方式における低電力化のための多電源回路の設計フロー ○青木誠孝・小平行秀（会津大）  VLD2018-102 HWS2018-65 |
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| 抄録 | （和） | クロックを各記憶素子に同時に分配することを前提としない一般同期方式では，物理遅延を従来のクロック同期方式である完全同期方式よりも効率よく利用できる可能性があるため，一般同期方式を採用することで，回路の性能が向上する場合がある．近年の集積回路では，複数の電圧を複数の電源ネットで供給し，各回路部品に適切な電源を設定することで，消費電力を削減する多電源設計の利用が広まっている．本稿では，一般同期方式と多電源設計を組み合わせることで，高速化と低電力化を実現するための設計フローを提案する．実験では，提案する設計フローを用いて一般同期方式において多電源設計を行った回路，完全同期式回路，一般同期式回路を比較し，提案手法の有効性を示す． |
| （英） | In general-synchronous framework (g-frame), in which a clock is not assumed to be distributed to all registers simultaneously, since delay may be used more efficiently than that in complete-synchronous framework (c-frame), it is expected to improve circuit performance. In recent integrated circuits, multiple voltages are supplied to the circuit with multiple power nets to reduce power consumption by setting an appropriate voltage for each circuit component. In this paper, we propose a design flow to realize high speed and low power consumption by combining g-frame and design with multiple supply voltages. In experiments, effectiveness of the proposed method is shown by comparing the circuits obtained by the proposed design flow with those in c-frame and g-frame. | |
| キーワード | （和） | 一般同期方式 / 多電源設計 / 低消費電力化 / テクノロジーマッピング / レイアウト設計 / / / |
| （英） | General-synchronous framework / multiple supply voltages / low power consumption / technology mapping / layout design / / / | |
| 文献情報 | 信学技報, vol. 118, no. 457, VLD2018-102, pp. 55-60, 2019年2月. | |
| 資料番号 | VLD2018-102 | |
| 発行日 | 2019-02-20 (VLD, HWS) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2018-102 HWS2018-65 |
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| 研究会情報 | |
| 研究会 | HWS VLD |
| 開催期間 | 2019-02-27 - 2019-03-02 |
| 開催地（和） | 沖縄県青年会館 |
| 開催地（英） | Okinawa Ken Seinen Kaikan |
| テーマ（和） | システムオンシリコンを支える設計技術, ハードウェアセキュリティ, 一般 |
| テーマ（英） | Design Technology for System-on-Silicon, Hardware Security, etc. |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2019-02-HWS-VLD |
| 本文の言語 | 日本語 |
| タイトル（和） | 一般同期方式における低電力化のための多電源回路の設計フロー |
| サブタイトル（和） | |
| タイトル（英） | Design Flow of Circuits with Multiple Supply Voltages for Power Reduction in General-Synchronous Framework |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 一般同期方式 / General-synchronous framework |
| キーワード(2)（和/英） | 多電源設計 / multiple supply voltages |
| キーワード(3)（和/英） | 低消費電力化 / low power consumption |
| キーワード(4)（和/英） | テクノロジーマッピング / technology mapping |
| キーワード(5)（和/英） | レイアウト設計 / layout design |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 青木 誠孝 / Masataka Aoki / アオキ マサタカ |
| 第1著者 所属（和/英） | 会津大学 (略称： 会津大) The University of Aizu (略称： Univ. of Aizu) |
| 第2著者 氏名（和/英/ヨミ） | 小平 行秀 / Yukihide Kohira / コヒラ ユキヒデ |
| 第2著者 所属（和/英） | 会津大学 (略称： 会津大) The University of Aizu (略称： Univ. of Aizu) |
| 講演者 | 第1著者 |
| 発表日時 | 2019-02-27 15:20:00 |
| 発表時間 | 25分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2018-102, HWS2018-65 |
| 巻番号（vol） | vol.118 |
| 号番号（no） | no.457(VLD), no.458(HWS) |
| ページ範囲 | pp.55-60 |
| ページ数 | 6 |
| 発行日 | 2019-02-20 (VLD, HWS) |
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