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| 講演抄録／キーワード | ||
| 講演名 | 2019-05-09 12:35 RISC-Vソフトプロセッサの効率的な命令フェッチアーキテクチャ ○宮崎広夢・三浦順也・吉瀬謙二（東工大）  RECONF2019-1 |
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| 抄録 | （和） | 我々は，FPGA向けのパイプライン処理を行うコスト性能比の良いRISC-Vスカラプロセッサの開発を目指している．本稿では，効率的な命令フェッチユニットの実装を試みる．まず，標準の4バイト命令に加えて，RISC-Vの2バイトの圧縮命令を実行できるプロセッサの命令フェッチユニットにおける問題を明らかにし，この問題を解決する2つの命令フェッチユニットを提案する．次に，提案されたフェッチユニットを実装し，それらの性能，動作周波数，ハードウェア量を評価する．評価結果から，圧縮命令をそのまま格納するキャッシュを用いた提案フェッチユニットが最も高い性能を達成することを示す．この時，この提案フェッチユニットはベースラインアーキテクチャと比較して，21.8%のフェッチ性能の向上を達成する． |
| （英） | We aim to develop a cost-effective RISC-V scalar processor of pipelining for FPGAs. In this report, we try to implement an efficient instruction fetch unit. We clarify the problem of an instruction fetch unit in the processor that support the RISC-V compressed instructions. To solve the problem, we propose two instruction fetch units. We implement the proposed fetch units and evaluate their performance, hardware resources, and operating frequency. Through the evaluation, we show that the proposed unit with a compressed cache is the best and achieves 21.8% better fetch performance than a baseline architecture. | |
| キーワード | （和） | ソフトプロセッサ / RISC-V / FPGA / 命令フェッチ / 命令キャッシュ / 圧縮命令 / / |
| （英） | Soft Processor / RISC-V / FPGA / Instruction Fetch / Instruction Cache / Compressed Instruction / / | |
| 文献情報 | 信学技報, vol. 119, no. 18, RECONF2019-1, pp. 1-6, 2019年5月. | |
| 資料番号 | RECONF2019-1 | |
| 発行日 | 2019-05-02 (RECONF) | |
| ISSN | Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| 査読に ついて |
本技術報告は査読を経ていない技術報告であり，推敲を加えられていずれかの場に発表されることがあります． | |
| PDFダウンロード | RECONF2019-1 |
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| 研究会情報 | |
| 研究会 | RECONF |
| 開催期間 | 2019-05-09 - 2019-05-10 |
| 開催地（和） | 東工大蔵前会館 |
| 開催地（英） | Tokyo Tech Front |
| テーマ（和） | リコンフィギャラブルシステム，一般 |
| テーマ（英） | Reconfigurable system, etc. |
| 講演論文情報の詳細 | |
| 申込み研究会 | RECONF |
| 会議コード | 2019-05-RECONF |
| 本文の言語 | 日本語 |
| タイトル（和） | RISC-Vソフトプロセッサの効率的な命令フェッチアーキテクチャ |
| サブタイトル（和） | |
| タイトル（英） | Efficient Instruction Fetch Architectures for a RISC-V Soft Processor |
| サブタイトル（英） | |
| キーワード(1)（和/英） | ソフトプロセッサ / Soft Processor |
| キーワード(2)（和/英） | RISC-V / RISC-V |
| キーワード(3)（和/英） | FPGA / FPGA |
| キーワード(4)（和/英） | 命令フェッチ / Instruction Fetch |
| キーワード(5)（和/英） | 命令キャッシュ / Instruction Cache |
| キーワード(6)（和/英） | 圧縮命令 / Compressed Instruction |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 宮崎 広夢 / Hiromu Miyazaki / ミヤザキ ヒロム |
| 第1著者 所属（和/英） | 東京工業大学 (略称： 東工大) Tokyo Institute of Technology (略称： Tokyo Tech) |
| 第2著者 氏名（和/英/ヨミ） | 三浦 順也 / Junya Miura / ミウラ ジュンヤ |
| 第2著者 所属（和/英） | 東京工業大学 (略称： 東工大) Tokyo Institute of Technology (略称： Tokyo Tech) |
| 第3著者 氏名（和/英/ヨミ） | 吉瀬 謙二 / Kenji Kise / キセ ケンジ |
| 第3著者 所属（和/英） | 東京工業大学 (略称： 東工大) Tokyo Institute of Technology (略称： Tokyo Tech) |
| 講演者 | 第1著者 |
| 発表日時 | 2019-05-09 12:35:00 |
| 発表時間 | 25分 |
| 申込先研究会 | RECONF |
| 資料番号 | RECONF2019-1 |
| 巻番号（vol） | vol.119 |
| 号番号（no） | no.18 |
| ページ範囲 | pp.1-6 |
| ページ数 | 6 |
| 発行日 | 2019-05-02 (RECONF) |
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