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| 講演抄録／キーワード | ||
| 講演名 | 2020-01-23 11:50 RISC-V機械語プログラムからのバイナリ合成 ○浜名将輝・石浦菜岐佐（関西学院大）  VLD2019-71 CPSY2019-69 RECONF2019-61 |
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| 抄録 | （和） | 本稿では, RISC-V 機械語プログラムからハードウェアを自動合成する手法を提案する. RISC-V を用いた CPU には BSD ライセンスが適用されるため, 内部設計の公開やライセンス料が不要であり, 自由に改変や複製を行うことができる. 高位合成の一種であるバイナリ合成は通常のコンパイラが存在する高級言語に加え, インラインアセンブリやアセンブリプログラムも合成対象とすることができ, アセンブリで書かれた割り込みハンドラをハードウェアに自動合成することも可能である. 本稿では, RISC-V の RV32IM 命令セットによる機械語プログラムを入力として, それを実行する CPU と機能等価なハードウェアを自動合成する. 本稿のバイナリ合成は, 固定サイクルで実行されるカスタム命令を含む機械語も, その命令を実行するハードウェアが独立していれば通常のスケジューリングとバインディングのフローに含めることによって合成対象とすることができる. 提案手法に基づいて合成系を実装し, 実験を行った結果, 160 命令以下のプログラムで Rocket Chip よりも小さな回路規模を実現しつつ実行時間を最大で 14 倍程度短縮できた. また飽和処理を含む SIMD 加算を行うカスタム命令を使用したプログラムでの実験では使用しなかった場合に比べ実行時間を 3.5 倍程度短縮できた. |
| （英） | This article presents a method of synthesizing hardware from RISC-V binary codes. RISC-V is an open source instruction set architecture, where several CPU designs are provided under BSD licenses. Binary synthesis, a variant of high-level synthesis, can auto-generate hardware from assembly programs or inline assembly codes, and can be used to synthesize interrupt handler written in assebmly language into hardware. This article presents the first binary synthesizer which takes an executable binary codes for RV32IM and synthesizes a hardware module which is functionally equivalent with a CPU that runs the code. A CDFG is generated from a linked executable binary code, from which an RTL description is generated by the conventional high-level synthesis flow. This method can incorporate custum instructions into the synthesis flow, provided they are executed in fixed cycles and the execution units for them are separately designed from the CPU's datapath. From small scale codes consisting of less than 160 instructions, a prototype synthesizer has generated smaller and faster hardware modules than a Rocket Chip. A code containing SIMD add-saturate instruction has been also synthesized to accelerate the resulting hardware. | |
| キーワード | （和） | バイナリ合成 / 高位合成 / RISC-V / ハードウェア/ソフトウェア強調設計 / 組込みシステム / / / |
| （英） | Binary synthesis / High-level synthesis / RISC-V / Hardware/Software codesign / Embedded systems / / / | |
| 文献情報 | 信学技報, vol. 119, no. 371, VLD2019-71, pp. 111-115, 2020年1月. | |
| 資料番号 | VLD2019-71 | |
| 発行日 | 2020-01-15 (VLD, CPSY, RECONF) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2019-71 CPSY2019-69 RECONF2019-61 |
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| 研究会情報 | |
| 研究会 | IPSJ-SLDM RECONF VLD CPSY IPSJ-ARC |
| 開催期間 | 2020-01-22 - 2020-01-24 |
| 開催地（和） | 慶応義塾大学 日吉キャンパス 来往舎 |
| 開催地（英） | Raiosha, Hiyoshi Campus, Keio University |
| テーマ（和） | FPGA応用および一般 |
| テーマ（英） | FPGA Applications, etc. |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2020-01-SLDM-RECONF-VLD-CPSY-ARC |
| 本文の言語 | 日本語 |
| タイトル（和） | RISC-V機械語プログラムからのバイナリ合成 |
| サブタイトル（和） | |
| タイトル（英） | Binary Synthesis from RISC-V Executables |
| サブタイトル（英） | |
| キーワード(1)（和/英） | バイナリ合成 / Binary synthesis |
| キーワード(2)（和/英） | 高位合成 / High-level synthesis |
| キーワード(3)（和/英） | RISC-V / RISC-V |
| キーワード(4)（和/英） | ハードウェア/ソフトウェア強調設計 / Hardware/Software codesign |
| キーワード(5)（和/英） | 組込みシステム / Embedded systems |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 浜名 将輝 / Shoki Hamana / ハマナ ショウキ |
| 第1著者 所属（和/英） | 関西学院大学 (略称： 関西学院大) Kwansei Gakuin University (略称： Kwansei Gakuin Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 石浦 菜岐佐 / Nagisa Ishiura / イシウラ ナギサ |
| 第2著者 所属（和/英） | 関西学院大学 (略称： 関西学院大) Kwansei Gakuin University (略称： Kwansei Gakuin Univ.) |
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| 講演者 | 第1著者 |
| 発表日時 | 2020-01-23 11:50:00 |
| 発表時間 | 25分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2019-71, CPSY2019-69, RECONF2019-61 |
| 巻番号（vol） | vol.119 |
| 号番号（no） | no.371(VLD), no.372(CPSY), no.373(RECONF) |
| ページ範囲 | pp.111-115 |
| ページ数 | 5 |
| 発行日 | 2020-01-15 (VLD, CPSY, RECONF) |
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