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| 講演抄録／キーワード | ||
| 講演名 | 2020-11-25 14:20 10-kA/cm2 Nbプロセスを用いたJosephson latching driverの設計及びビットエラーレート評価 ○弘中祐樹・吉川信行（横浜国大）  SCE2020-8 エレソ技報アーカイブへのリンク：SCE2020-8 |
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| 抄録 | （和） | Josephson論理回路に適合する大規模メモリを実現するため、我々はCMOSメモリをJosephson論理回路と組み合わせて用いるJosephson-CMOSハイブリッドメモリの開発を行っている。本研究では、Josephson-CMOSハイブリッドメモリにおける信号変換回路であるJosephson latching driver (JLD)を、AIST 10-kA/cm2 Nbプロセスにおいて設計及び試作し測定による評価を行った。JLDは、電圧ドライバであるSuzuki stackと、そのプリアンプとして用いられる4JL gateで構成される。10-kA/cm2プロセスにおける接合パラメータを考慮し、JLDの要素回路であるSuzuki stackと4JL gateの双方のバイアスマージンが拡大されるよう、4JL gateの臨界電流値及び出力抵抗値の最適化を行った。試作した評価回路の測定では動作周波数2 GHzにおいて10-12未満のビットエラーレートが得られた。 |
| （英） | We have been developing Josephson-CMOS hybrid memory, which is a combination of CMOS memory and Josephson logic circuits, to realize a large-scale memory system that is compatible with Josephson logic circuits. In this study we designed, fabricated and evaluated a Josephson latching driver, an interface circuit used in Josephson-CMOS hybrid memory, using AIST 10-kA/cm2 Nb process. A JLD is composed of a voltage driver named Suzuki stack and a 4JL gate as a pre-amplifier. We optimized the critical current and the output resistance of the 4JL gate, considering the junction parameters in the 10-kA/cm2 process to make bias margins of both the Suzuki stack and the 4JL gate increased. In the experiment of a fabricated circuit, a bit-error-rate smaller than 10-12 was obtained at 2 GHz operating frequency. | |
| キーワード | （和） | Josephson latching driver / Suzuki stack / 電圧ドライバ / Josephson-CMOSハイブリッドメモリ / 単一磁束量子回路 / / / |
| （英） | Josephson latching driver / Suzuki stack / voltage driver / Josephson-CMOS hybrid memory / single-flux-quantum (SFQ) circuit / / / | |
| 文献情報 | 信学技報, vol. 120, no. 251, SCE2020-8, pp. 1-6, 2020年11月. | |
| 資料番号 | SCE2020-8 | |
| 発行日 | 2020-11-18 (SCE) | |
| ISSN | Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | SCE2020-8 エレソ技報アーカイブへのリンク：SCE2020-8 |
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| 研究会情報 | |
| 研究会 | SCE |
| 開催期間 | 2020-11-25 - 2020-11-26 |
| 開催地（和） | オンライン開催 |
| 開催地（英） | Online |
| テーマ（和） | 検出基盤技術及び応用、一般 |
| テーマ（英） | |
| 講演論文情報の詳細 | |
| 申込み研究会 | SCE |
| 会議コード | 2020-11-SCE |
| 本文の言語 | 日本語 |
| タイトル（和） | 10-kA/cm2 Nbプロセスを用いたJosephson latching driverの設計及びビットエラーレート評価 |
| サブタイトル（和） | |
| タイトル（英） | Design and bit-error-late evaluation of a Josephson latching driver using 10-kA/cm2 Nb process |
| サブタイトル（英） | |
| キーワード(1)（和/英） | Josephson latching driver / Josephson latching driver |
| キーワード(2)（和/英） | Suzuki stack / Suzuki stack |
| キーワード(3)（和/英） | 電圧ドライバ / voltage driver |
| キーワード(4)（和/英） | Josephson-CMOSハイブリッドメモリ / Josephson-CMOS hybrid memory |
| キーワード(5)（和/英） | 単一磁束量子回路 / single-flux-quantum (SFQ) circuit |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 弘中 祐樹 / Yuki Hironaka / ヒロナカ ユウキ |
| 第1著者 所属（和/英） | 横浜国立大学 (略称： 横浜国大) Yokohama National University (略称： Yokohama Natl. Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 吉川 信行 / Nobuyuki Yoshikawa / ヨシカワ ノブユキ |
| 第2著者 所属（和/英） | 横浜国立大学 (略称： 横浜国大) Yokohama National University (略称： Yokohama Natl. Univ.) |
| 第3著者 氏名（和/英/ヨミ） | / / |
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| 講演者 | 第1著者 |
| 発表日時 | 2020-11-25 14:20:00 |
| 発表時間 | 25分 |
| 申込先研究会 | SCE |
| 資料番号 | SCE2020-8 |
| 巻番号（vol） | vol.120 |
| 号番号（no） | no.251 |
| ページ範囲 | pp.1-6 |
| ページ数 | 6 |
| 発行日 | 2020-11-18 (SCE) |
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