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| 講演抄録／キーワード | ||
| 講演名 | 2022-01-20 11:30 ターナリースパースXNOR-NetのFPGA実装評価とXNORを用いないターナリースパースNetの提案 ○惠 太一・河原尊之（東京理科大）  CAS2021-55 ICTSSL2021-32 |
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| 抄録 | （和） | ターナリースパースXNOR-Netとは、ニューラルネットワークの重みを(-1,0,1)に三値化することで認識精度低下を抑え、回路化の際に重み0部分の配線を実装しないことで回路規模を削減する手法である。活性化値は(-1,1)に二値化することで(-1,1)同士の乗算をXNORで置き換えている。本研究では、三層のターナリースパース XNOR-NetをFPGAに実装し、MNIST推論によって評価を行った。結果としては、バイナリニューラルネットワークより識別率は3.6%向上し、FPGAのLUT使用率は76.78%低下した。また、更なる回路規模削減案として、乗算回路をXNORではなく単なる配線とインバータで置き換えた、ターナリースパースNetを提案した。 |
| （英） | Ternary Sparse XNOR-Net is a method to suppress decline of recognition accuracy by ternarizing the weights of the neural network to (-1,0,1), and to reduce the circuit size by not wiring the weight 0 part. The activation value is binarized to (-1,1), and the multiplication between (-1,1) is replaced by XNOR. In this study, we implemented a three-layer Ternary Sparse XNOR-Net on FPGA and evaluate it by MNIST inference. As a result, the recognition rate was improved by 3.6% compared with Binarized Neural Network, and the LUT usage rate of FPGA was reduced by 76.78%. As a further circuit size reduction idea, we proposed Ternary Sparse Net, where the multiplication circuit is replaced by a simple wiring and inverter instead of XNOR. | |
| キーワード | （和） | ニューラルネットワーク / ディープラーニング / FPGA / ターナリー / / / / |
| （英） | Neural Network / Deep Learning / FPGA / Ternary / / / / | |
| 文献情報 | 信学技報, vol. 121, no. 325, CAS2021-55, pp. 19-23, 2022年1月. | |
| 資料番号 | CAS2021-55 | |
| 発行日 | 2022-01-13 (CAS, ICTSSL) | |
| ISSN | Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | CAS2021-55 ICTSSL2021-32 |
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| 研究会情報 | |
| 研究会 | ICTSSL CAS |
| 開催期間 | 2022-01-20 - 2022-01-21 |
| 開催地（和） | オンライン開催 |
| 開催地（英） | Online |
| テーマ（和） | 学生セッション、一般 |
| テーマ（英） | |
| 講演論文情報の詳細 | |
| 申込み研究会 | CAS |
| 会議コード | 2022-01-ICTSSL-CAS |
| 本文の言語 | 日本語 |
| タイトル（和） | ターナリースパースXNOR-NetのFPGA実装評価とXNORを用いないターナリースパースNetの提案 |
| サブタイトル（和） | |
| タイトル（英） | FPGA implementation and evaluation of Ternary sparse XNOR-Net and Proposal of Ternary sparse Net without XNOR |
| サブタイトル（英） | |
| キーワード(1)（和/英） | ニューラルネットワーク / Neural Network |
| キーワード(2)（和/英） | ディープラーニング / Deep Learning |
| キーワード(3)（和/英） | FPGA / FPGA |
| キーワード(4)（和/英） | ターナリー / Ternary |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 惠 太一 / Taichi Megumi / メグミ タイチ |
| 第1著者 所属（和/英） | 東京理科大学 (略称： 東京理科大) Tokyo University of Science (略称： Tokyo Univ of Science) |
| 第2著者 氏名（和/英/ヨミ） | 河原 尊之 / Takayuki Kawahara / カワハラ タカユキ |
| 第2著者 所属（和/英） | 東京理科大学 (略称： 東京理科大) Tokyo University of Science (略称： Tokyo Univ of Science) |
| 講演者 | 第1著者 |
| 発表日時 | 2022-01-20 11:30:00 |
| 発表時間 | 20分 |
| 申込先研究会 | CAS |
| 資料番号 | CAS2021-55, ICTSSL2021-32 |
| 巻番号（vol） | vol.121 |
| 号番号（no） | no.325(CAS), no.326(ICTSSL) |
| ページ範囲 | pp.19-23 |
| ページ数 | 5 |
| 発行日 | 2022-01-13 (CAS, ICTSSL) |
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