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講演抄録/キーワード
講演名 2022-03-10 10:30
論理故障テスト並列化のための制御信号のドントケア割当て法
徐 浩豊細川利典山崎紘史新井雅之日大)・吉村正義京都産大CPSY2021-56 DC2021-90
抄録 (和) 近年,VLSIのテストコスト増大に伴い,テストパターン数の削減が重要になっている.テストパターン数を削減するために,テスト圧縮法が提案されている.しかしながら,テスト圧縮法において回路構造が原因となり,多くのテストパターンを削減できない可能性がある.また,テスト圧縮が効果的に適用できるような回路構造に変更するテスト容易化設計手法が提案されている.しかしながら,ゲートレベルでテスト容易化設計を適用すると,遅延の増加により論理合成で実行したタイミングの最適性を損失する可能性がある.論理合成適用前のレジスタ転送レベルでテスト並列化を考慮したテスト容易化設計を適用することが重要である.従来のレジスタ転送レベルでのテスト並列化のためのコントローラ拡大手法は無効状態で状態遷移の設計を行う.そのコントローラ拡大により状態レジスタ数が増加するので,その面積オーバヘッドは大きくなる.本論文では,有効状態における状態遷移が実行されるときに供給される制御信号値のドントケアに着目して,面積オーバヘッドを抑制しながらテストパターン数を削減するための制御信号のドントケア割当て手法を提案する. 
(英) In recent years, with the increase in test cost for VLSIs, it has been important to reduce the number of test patterns. Test compaction methods have been proposed to reduce the number of test patterns. However, Test compaction methods might not be able to reduce many test patterns due to the circuit structures. Also, design-for-testability methods to change circuit structures such that test compaction is efficiently applied have been proposed. However, when a design-for-testability method is applied at gate level, the optimal timing by logic synthesis might be lost due the delay increasing. It is important to apply design-for-testability considering concurrent testing at register transfer level before application of logic synthesis. Conventional controller augmentation methods considering concurrent testing at register transfer level design state transitions on invalid states. Since the number of status registers increases by the controller augmentation, the area overhead becomes larger. In this paper, we focus on don't cares in control signal values supplied when the state transitions on valid states are performed, and propose a don't care filling method of the control signals to reduce the number of test patterns while suppressing the area overhead.
キーワード (和) 制御信号 / ドントケア割当て / 並列テスト / データパス / 疑似ブール最適化 / / /  
(英) control signals / don't care filling / concurrent test / data-paths / pseudo boolean optimization / / /  
文献情報 信学技報, vol. 121, no. 426, DC2021-90, pp. 67-72, 2022年3月.
資料番号 DC2021-90 
発行日 2022-03-03 (CPSY, DC) 
ISSN Online edition: ISSN 2432-6380
著作権に
ついて
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034)
PDFダウンロード CPSY2021-56 DC2021-90

研究会情報
研究会 CPSY DC IPSJ-SLDM IPSJ-EMB IPSJ-ARC  
開催期間 2022-03-10 - 2022-03-11 
開催地(和) オンライン開催 
開催地(英) Online 
テーマ(和) 組込み技術とネットワークに関するワークショップ ETNET2022 
テーマ(英) ETNET2021 
講演論文情報の詳細
申込み研究会 DC 
会議コード 2022-03-CPSY-DC-SLDM-EMB-ARC 
本文の言語 日本語 
タイトル(和) 論理故障テスト並列化のための制御信号のドントケア割当て法 
サブタイトル(和)  
タイトル(英) A Don't Care Filling Method of Control Signals for Concurrent Logical Fault Testing 
サブタイトル(英)  
キーワード(1)(和/英) 制御信号 / control signals  
キーワード(2)(和/英) ドントケア割当て / don't care filling  
キーワード(3)(和/英) 並列テスト / concurrent test  
キーワード(4)(和/英) データパス / data-paths  
キーワード(5)(和/英) 疑似ブール最適化 / pseudo boolean optimization  
キーワード(6)(和/英) /  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 徐 浩豊 / Haofeng Xu / ジョ コウホウ
第1著者 所属(和/英) 日本大学 (略称: 日大)
Nihon University (略称: Nihon Univ)
第2著者 氏名(和/英/ヨミ) 細川 利典 / Toshinori Hosokawa / ホソカワ トシノリ
第2著者 所属(和/英) 日本大学 (略称: 日大)
Nihon University (略称: Nihon Univ)
第3著者 氏名(和/英/ヨミ) 山崎 紘史 / Hiroshi Yamazaki / ヤマザキ ヒロシ
第3著者 所属(和/英) 日本大学 (略称: 日大)
Nihon University (略称: Nihon Univ)
第4著者 氏名(和/英/ヨミ) 新井 雅之 / Masayuki Arai / アライ マサユキ
第4著者 所属(和/英) 日本大学 (略称: 日大)
Nihon University (略称: Nihon Univ)
第5著者 氏名(和/英/ヨミ) 吉村 正義 / Masayoshi Yoshimura / ヨシムラ マサヨシ
第5著者 所属(和/英) 京都産業大学 (略称: 京都産大)
Kyoto Sangyo University (略称: KSU)
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講演者 第1著者 
発表日時 2022-03-10 10:30:00 
発表時間 20分 
申込先研究会 DC 
資料番号 CPSY2021-56, DC2021-90 
巻番号(vol) vol.121 
号番号(no) no.425(CPSY), no.426(DC) 
ページ範囲 pp.67-72 
ページ数
発行日 2022-03-03 (CPSY, DC) 


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