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| 講演抄録／キーワード | ||
| 講演名 | 2022-11-29 10:45 自律駆動DMAエンジンを搭載したFPGA演算システム ○横野智也・山部芳朗・田仲顕至・有川勇輝・石崎晃朗（NTT）  VLD2022-28 ICD2022-45 DC2022-44 RECONF2022-51 |
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| 抄録 | （和） | 近年，様々な情報処理基盤は性能及び効率を向上させるために，FPGA，GPU や ASIC を用いた特殊なアクセラレータで構成されるケースが増加している．本研究では複数の FPGA と CPU 間の通信及び複数 FPGA への非同期的な処理のオフロードのためにキューを用いた機構を提案する．本論文では，性能及びデータ転送効率を向上させるために，自律駆動 DMA エンジンを搭載した FPGA を含むシステムについて述べる．本システムでは 8 基のFPGA を備えるマシンを構築し，ソフトウェアスタックを含めた 1 基の FPGA の通信性能及び複数の FPGA 間の通信チェインの性能を評価した．1 基の FPGA において，PCIe の理論性能に対して DMA Read 及び DMA Write のバンド幅はそれぞれ 68.5%，62.2% に達し，従来手法と比較してそれぞれ最大約 11 倍，5 倍の性能向上を確認した．8基の FPGA を用いた通信チェインでは，4MB のデータサイズの転送レイテンシは 3.7 ミリ秒であり，既存の DMA手法と比較し半分以下のレイテンシであった． |
| （英） | Recently, computing systems have comprised specialized computing components such as FPGAs, GPUs, and various ASIC accelerators to enhance efficiency and performance. We proposed a queue structure mechanism to communicate between CPUs-FPGAs and offload tasks onto FPGAs asynchronously. This paper presents an FPGA system with an autonomous DMA engine to enhance efficiency and performance. We build the system installed in eight FPGAs in which a customized DMA engine is implemented and evaluate communication performance including Software Stack for a single FPGA and the communication latency of an FPGA chain. In a single FPGA, our system achieves DMA read bandwidth of up to 68.5% and DMA write bandwidth of up to 62.2% for PCIe Gen3 x16 theoretical performance. An FPGA chain of up to 8 FPGAs in 4MB data size has latency of 3.7 milliseconds, which under half that when using the existing DMA method(7.6 milliseconds). |
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| キーワード | （和） | FPGA / マルチFPGA / Direct Memory Access / 非同期 / ポーリング / / / |
| （英） | / / / / / / / | |
| 文献情報 | 信学技報, vol. 122, no. 286, RECONF2022-51, pp. 55-60, 2022年11月. | |
| 資料番号 | RECONF2022-51 | |
| 発行日 | 2022-11-21 (VLD, ICD, DC, RECONF) | |
| ISSN | Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2022-28 ICD2022-45 DC2022-44 RECONF2022-51 |
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| 研究会情報 | |
| 研究会 | VLD DC RECONF ICD IPSJ-SLDM |
| 開催期間 | 2022-11-28 - 2022-11-30 |
| 開催地（和） | 金沢市文化ホール |
| 開催地（英） | |
| テーマ（和） | デザインガイア2022 -VLSI設計の新しい大地- |
| テーマ（英） | Design Gaia 2022 -New Field of VLSI Design- |
| 講演論文情報の詳細 | |
| 申込み研究会 | RECONF |
| 会議コード | 2022-11-VLD-DC-RECONF-ICD-SLDM |
| 本文の言語 | 日本語 |
| タイトル（和） | 自律駆動DMAエンジンを搭載したFPGA演算システム |
| サブタイトル（和） | |
| タイトル（英） | FPGA-based Accelerators System with Autonomous DMA Engine |
| サブタイトル（英） | |
| キーワード(1)（和/英） | FPGA / |
| キーワード(2)（和/英） | マルチFPGA / |
| キーワード(3)（和/英） | Direct Memory Access / |
| キーワード(4)（和/英） | 非同期 / |
| キーワード(5)（和/英） | ポーリング / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 横野 智也 / Tomoya Yokono / ヨコノ トモヤ |
| 第1著者 所属（和/英） | 日本電信電話株式会社 (略称： NTT) Nippon Telegraph and Telephone Corporation (略称： NTT) |
| 第2著者 氏名（和/英/ヨミ） | 山部 芳朗 / Yoshiro Yamabe / ヤマベ ヨシロウ |
| 第2著者 所属（和/英） | 日本電信電話株式会社 (略称： NTT) Nippon Telegraph and Telephone Corporation (略称： NTT) |
| 第3著者 氏名（和/英/ヨミ） | 田仲 顕至 / Kenji Tanaka / タナカ ケンジ |
| 第3著者 所属（和/英） | 日本電信電話株式会社 (略称： NTT) Nippon Telegraph and Telephone Corporation (略称： NTT) |
| 第4著者 氏名（和/英/ヨミ） | 有川 勇輝 / Yuki Arikawa / アリカワ ユウキ |
| 第4著者 所属（和/英） | 日本電信電話株式会社 (略称： NTT) Nippon Telegraph and Telephone Corporation (略称： NTT) |
| 第5著者 氏名（和/英/ヨミ） | 石崎 晃朗 / Teruaki Ishizaki / イシザキ テルアキ |
| 第5著者 所属（和/英） | 日本電信電話株式会社 (略称： NTT) Nippon Telegraph and Telephone Corporation (略称： NTT) |
| 講演者 | 第1著者 |
| 発表日時 | 2022-11-29 10:45:00 |
| 発表時間 | 25分 |
| 申込先研究会 | RECONF |
| 資料番号 | VLD2022-28, ICD2022-45, DC2022-44, RECONF2022-51 |
| 巻番号（vol） | vol.122 |
| 号番号（no） | no.283(VLD), no.284(ICD), no.285(DC), no.286(RECONF) |
| ページ範囲 | pp.55-60 |
| ページ数 | 6 |
| 発行日 | 2022-11-21 (VLD, ICD, DC, RECONF) |
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