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| 講演抄録／キーワード | ||
| 講演名 | 2024-01-29 10:30 LFSRを内蔵したRocketコアによる乱数生成 ○鹿野貴義・市川周一（豊橋技科大）  VLD2023-80 RECONF2023-83 |
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| 抄録 | （和） | 正岡らは，実質的に予測困難な乱数の生成手法（URNG）を，CPU内部にLFSRを追加する手法で実装した．鴨狩と市川は正岡らのURNGを精査し，LFSRの設計要件とサンプリング間隔の下限を明らかにした．本研究では鴨狩と市川の設計指針に従ってハードウェアを実装し，乱数品質と生成レートを評価した．CPUにはRISC-VのRocketコアを採用し，128ビットLFSRの下位32ビットを出力した乱数列はDIEHARD検定に合格することが確認された．乱数列を配列に格納した場合の平均サンプリング周期は約31サイクルで，正岡らの1/161程度まで短縮できた．鴨狩と市川によれば，DIEHARD検定に合格する最小サンプリング周期は32サイクルであり，バイナリ形式による出力は概ねそれを達成している．入出力時間込みの乱数生成レートは21.86 Mbit / sであり，本環境における理想的な乱数生成レート50 Mbit / sの43.7%となった． |
| （英） | Masaoka et al. developed an unpredictable random number generator (URNG) using a built-in linear feedback shift register (LFSR) within the CPU. Kamogari and Ichikawa clarified the LFSR requirements and determined the minimal period required to pass the DIEHARD test. This study employs a Rocket Core with a built-in LFSR, which was designed according to the results of preceding studies. The lower 32 bits of the 128-bit LFSR were sampled as a random number. The average sampling periods were 31 cycles, which are approximately 1/161 of Masaoka et al.'s average sampling period. The average sampling cycles were almost the same as the minimal sampling cycles to pass the DIEHARD test. The random number generation rates were 21.86 Mbit / s, which are 43.7% of the ideal random number generation rates for this study. | |
| キーワード | （和） | URNG / 組込みシステム / LFSR / RISC-V / FPGA / / / |
| （英） | URNG / Embedded Systems / LFSR / RISC-V / FPGA / / / | |
| 文献情報 | 信学技報, vol. 123, no. 374, RECONF2023-83, pp. 1-6, 2024年1月. | |
| 資料番号 | RECONF2023-83 | |
| 発行日 | 2024-01-22 (VLD, RECONF) | |
| ISSN | Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2023-80 RECONF2023-83 |
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| 研究会情報 | |
| 研究会 | RECONF VLD |
| 開催期間 | 2024-01-29 - 2024-01-30 |
| 開催地（和） | 新川崎 創造のもり AIRBIC 会議室1～4 |
| 開催地（英） | AIRBIC Meeting Room 1-4 |
| テーマ（和） | FPGA 応用および一般 |
| テーマ（英） | FPGA Applications, etc. |
| 講演論文情報の詳細 | |
| 申込み研究会 | RECONF |
| 会議コード | 2024-01-RECONF-VLD |
| 本文の言語 | 日本語 |
| タイトル（和） | LFSRを内蔵したRocketコアによる乱数生成 |
| サブタイトル（和） | |
| タイトル（英） | Random number generation on the Rocket core with a built-in LFSR |
| サブタイトル（英） | |
| キーワード(1)（和/英） | URNG / URNG |
| キーワード(2)（和/英） | 組込みシステム / Embedded Systems |
| キーワード(3)（和/英） | LFSR / LFSR |
| キーワード(4)（和/英） | RISC-V / RISC-V |
| キーワード(5)（和/英） | FPGA / FPGA |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 鹿野 貴義 / Takayoshi Shikano / シカノ タカヨシ |
| 第1著者 所属（和/英） | 豊橋技術科学大学 (略称： 豊橋技科大) Toyohashi Uviversity of Technology (略称： Toyohashi Tech.) |
| 第2著者 氏名（和/英/ヨミ） | 市川 周一 / Shuichi Ichikawa / イチカワ シュウイチ |
| 第2著者 所属（和/英） | 豊橋技術科学大学 (略称： 豊橋技科大) Toyohashi Uviversity of Technology (略称： Toyohashi Tech.) |
| 講演者 | 第1著者 |
| 発表日時 | 2024-01-29 10:30:00 |
| 発表時間 | 25分 |
| 申込先研究会 | RECONF |
| 資料番号 | VLD2023-80, RECONF2023-83 |
| 巻番号（vol） | vol.123 |
| 号番号（no） | no.373(VLD), no.374(RECONF) |
| ページ範囲 | pp.1-6 |
| ページ数 | 6 |
| 発行日 | 2024-01-22 (VLD, RECONF) |
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