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| 講演抄録／キーワード | ||
| 講演名 | 2024-03-01 10:10 混合精度量子化に基づく二重化による故障検出可能な畳み込みニューラルネットワーク回路 ○齋川 倭・大和田雄太・富岡洋一・齋藤 寛・小平行秀（会津大）  VLD2023-122 HWS2023-82 ICD2023-111 |
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| 抄録 | （和） | セーフティクリティカルエッジ AI システムでは，経年劣化や宇宙線による回路故障が深刻な事故に繋がる危険性がある．故障検知の従来技術として，二重モジュラー冗長化 (Dual Modular Redundancy, DMR) があるが，畳み込みニューラルネットワーク (CNN) 回路の面積や消費電力を大幅に増加する問題があるため，サイズや消費電力に厳しい制約のあるエッジデバイスでは二重化による故障検出が困難な場合がある．そこで，本稿では，混合精度量子化に基づき異なる量子化ビット幅の畳み込み層を組み合わせた近似 DMR を提案し，故障検出性能と FPGA実装時のリソース使用量，消費電力を評価する．ResNet-20 を対象に評価を行い，近似 DMR により高い故障検出性能を達成できることを示す．また，入力特徴マップの量子化層を含めた 4 ビット量子化畳み込み層は 8 ビット量子化畳み込み層と比較して LUT 数を 52.9%，消費電力を 53.3% 削減でき，残差ブロック 3 個分の近似 DMR 回路は従来 DMR 回路に対して，LUT 数を 27.0%，消費電力を 19.1% 削減できることを示す． |
| （英） | In safety-critical edge AI systems, circuit failures caused by aging or cosmic ray can lead to serious accidents. Dual Modular Redundancy (DMR) is a conventional technique for fault detection. However, it significantly increases the area and power consumption of convolutional neural network (CNN) circuits, making it difficult to use DMR in edge devices with strict size and power constraints. In this paper, we propose an approximate DMR that combines convolutional layers with different quantization bit widths based on mixed-precision quantization and evaluate its fault detection performance, resource usage, and power consumption when implemented in an FPGA device. We apply the approximate DMR to ResNet-20 and show that high fault detection performance can be achieved. Moreover, we show that a 4-bit quantized convolutional layer, including a quantization layer of input feature map, can reduce the number of LUTs and power consumption by 52.9％ and 53.3％, respectively, compared to 8-bit quantized convolutional layer. We also show that the proposed DMR circuit of three residual blocks reduces the number of LUTs and power consumption by 27.0％ and 19.1％, respectively. | |
| キーワード | （和） | 畳み込みニューラルネットワーク / 耐故障 / 二重化 / 量子化 / / / / |
| （英） | Convolutional neural network / Fault-tolerance / Dual Modular Redundancy / Quantization / / / / | |
| 文献情報 | 信学技報, vol. 123, no. 390, VLD2023-122, pp. 119-124, 2024年2月. | |
| 資料番号 | VLD2023-122 | |
| 発行日 | 2024-02-21 (VLD, HWS, ICD) | |
| ISSN | Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2023-122 HWS2023-82 ICD2023-111 |
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| 研究会情報 | |
| 研究会 | VLD HWS ICD |
| 開催期間 | 2024-02-28 - 2024-03-02 |
| 開催地（和） | 沖縄県男女共同参画センター【てぃるる】会議室１・２・３ |
| 開催地（英） | |
| テーマ（和） | システムオンシリコンを支える設計技術, ハードウェアセキュリティ, 一般 |
| テーマ（英） | |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2024-02-VLD-HWS-ICD |
| 本文の言語 | 日本語 |
| タイトル（和） | 混合精度量子化に基づく二重化による故障検出可能な畳み込みニューラルネットワーク回路 |
| サブタイトル（和） | |
| タイトル（英） | Fault Detectable Convolutional Neural Network Circuits With Dual Modular Redundancy Based on Mixed-precision Quantization |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 畳み込みニューラルネットワーク / Convolutional neural network |
| キーワード(2)（和/英） | 耐故障 / Fault-tolerance |
| キーワード(3)（和/英） | 二重化 / Dual Modular Redundancy |
| キーワード(4)（和/英） | 量子化 / Quantization |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 齋川 倭 / Yamato Saikawa / サイカワ ヤマト |
| 第1著者 所属（和/英） | 会津大学 (略称： 会津大) University of Aizu (略称： UoA) |
| 第2著者 氏名（和/英/ヨミ） | 大和田 雄太 / Yuta Owada / オオワダ ユウタ |
| 第2著者 所属（和/英） | 会津大学 (略称： 会津大) University of Aizu (略称： UoA) |
| 第3著者 氏名（和/英/ヨミ） | 富岡 洋一 / Yoichi Tomioka / トミオカ ヨウイチ |
| 第3著者 所属（和/英） | 会津大学 (略称： 会津大) University of Aizu (略称： UoA) |
| 第4著者 氏名（和/英/ヨミ） | 齋藤 寛 / Hiroshi Saito / サイトウ ヒロシ |
| 第4著者 所属（和/英） | 会津大学 (略称： 会津大) University of Aizu (略称： UoA) |
| 第5著者 氏名（和/英/ヨミ） | 小平 行秀 / Yukihide Kohira / コヒラ ユキヒデ |
| 第5著者 所属（和/英） | 会津大学 (略称： 会津大) University of Aizu (略称： UoA) |
| 講演者 | 第1著者 |
| 発表日時 | 2024-03-01 10:10:00 |
| 発表時間 | 25分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2023-122, HWS2023-82, ICD2023-111 |
| 巻番号（vol） | vol.123 |
| 号番号（no） | no.390(VLD), no.391(HWS), no.392(ICD) |
| ページ範囲 | pp.119-124 |
| ページ数 | 6 |
| 発行日 | 2024-02-21 (VLD, HWS, ICD) |
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