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| 講演抄録／キーワード | ||
| 講演名 | 2024-06-12 09:30 3D-SRAMを利用したFPGAの検討とシミュレーション ○高橋 遼（東工大）・中原啓貴（東北大）  CPSY2024-14 DC2024-14 RECONF2024-14 |
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| 抄録 | （和） | 微細化，クロック高速化，多コア化といった手法による集積回路の性能向上が限界に近付いていると指摘されている．しかしAIの台頭に代表されるようにこれからも計算需要が増加すると見込まれており，集積回路の更なる性能向上が求められている．集積回路の一種であるFPGAも，近年はAIのアクセラレータ等で利活用が広がっており，同様に性能向上が求められている．本研究では，近年実用化が進む3D-SRAMによるLUTを搭載したFPGAのシミュレーションを行い，性能向上の効果を検証した．FPGAはLUTを用いて論理表現を行っており，LUT入力数を増やすと遅延は減少するが面積は増加する．3D-SRAMを用い，LUT入力数を増やしても面積増加を抑えられるLUTをFPGAに搭載し，それに大きな入力数を持たせることで，高性能なFPGAを実現できると考えた．しかし3D-SRAMは従来のSRAMに比べて比較的レイテンシが大きい．3D-SRAMを導入しLUT入力数を増加させることで速度向上を目指しても，3D-SRAM導入による速度低下効果が強く，結果としてFPGAの性能向上が達成できない可能性がある．シミュレータを作成し，LUT入力数と回路全体のレイテンシの関係を調査した結果，3D-SRAMを利用したFPGAはGPUに比べて高速だが，既存のFPGAに比べて約1.8倍低速であることが分かった． |
| （英） | The performance improvement of integrated circuits (ICs) through techniques such as miniaturization, clock speedup, and multi-core architecture is approaching its limits. However, the demand for computation is expected to increase in the future, as represented by the rise of AI. This necessitates further performance improvements in ICs. Field-programmable gate arrays (FPGAs), a type of IC, have also been widely used in AI accelerators in recent years, and there is also a demand for performance improvement. In this study, we conducted simulations of FPGAs equipped with 3D-SRAM-based LUTs, which have been increasingly practical in recent years, to verify the effects of performance improvement. FPGAs perform logical operations using LUTs, and increasing the number of LUT inputs reduces delay but increases area. By utilizing 3D-SRAM and incorporating LUTs with increased input numbers while controlling area increase, we aimed to realize high-performance FPGAs. However, compared to conventional SRAM, 3D-SRAM tends to have relatively higher latency. Even if 3D-SRAM is introduced to increase the number of LUT inputs to improve speed, the speed degradation effect caused by the introduction of 3D-SRAM is strong, and as a result, the performance improvement of FPGA may not be achieved. We created a simulator and investigated the relationship between the number of LUT inputs and the overall latency of the circuit. The results showed that FPGAs using 3D-SRAM are faster than GPUs, but about 1.8 times slower than existing FPGAs. | |
| キーワード | （和） | FPGA / 3D-SRAM / LUT / / / / / |
| （英） | FPGA / 3D-SRAM / LUT / / / / / | |
| 文献情報 | 信学技報, vol. 124, no. 74, RECONF2024-14, pp. 73-78, 2024年6月. | |
| 資料番号 | RECONF2024-14 | |
| 発行日 | 2024-06-03 (CPSY, DC, RECONF) | |
| ISSN | Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | CPSY2024-14 DC2024-14 RECONF2024-14 |
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| 研究会情報 | |
| 研究会 | CPSY DC RECONF IPSJ-ARC |
| 開催期間 | 2024-06-10 - 2024-06-12 |
| 開催地（和） | 山梨県石和温泉郷 石和びゅーほてる |
| 開催地（英） | Isawa View Hotel |
| テーマ（和） | HotSPA2024：アーキテクチャ，コンピュータシステム，ディペンダブルコンピューティング， リコンフィギャラブルシステム，および一般 |
| テーマ（英） | System Architecture, Computer Systems, Dependable Computing, Reconfigurable System, etc. |
| 講演論文情報の詳細 | |
| 申込み研究会 | RECONF |
| 会議コード | 2024-06-CPSY-DC-RECONF-ARC |
| 本文の言語 | 日本語 |
| タイトル（和） | 3D-SRAMを利用したFPGAの検討とシミュレーション |
| サブタイトル（和） | |
| タイトル（英） | Exploration and Simulation of FPGA Utilizing 3D-SRAM |
| サブタイトル（英） | |
| キーワード(1)（和/英） | FPGA / FPGA |
| キーワード(2)（和/英） | 3D-SRAM / 3D-SRAM |
| キーワード(3)（和/英） | LUT / LUT |
| キーワード(4)（和/英） | / |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 高橋 遼 / Ryo Takahashi / タカハシ リョウ |
| 第1著者 所属（和/英） | 東京工業大学 (略称： 東工大) Tokyo Institute of Technology (略称： Tokyo Tech) |
| 第2著者 氏名（和/英/ヨミ） | 中原 啓貴 / Hiroki Nakahara / ナカハラ ヒロキ |
| 第2著者 所属（和/英） | 東北大学 (略称： 東北大) Tohoku University (略称： Tohoku Univ.) |
| 講演者 | 第1著者 |
| 発表日時 | 2024-06-12 09:30:00 |
| 発表時間 | 25分 |
| 申込先研究会 | RECONF |
| 資料番号 | CPSY2024-14, DC2024-14, RECONF2024-14 |
| 巻番号（vol） | vol.124 |
| 号番号（no） | no.72(CPSY), no.73(DC), no.74(RECONF) |
| ページ範囲 | pp.73-78 |
| ページ数 | 6 |
| 発行日 | 2024-06-03 (CPSY, DC, RECONF) |
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