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| 講演抄録／キーワード | ||
| 講演名 | 2024-09-17 14:30 新プログラマブル論理素子PAE Cellを用いたeFPGAの性能評価 ○岩崎凌大・佐々木龍也・瀬戸謙修・飯田全広（熊大）  RECONF2024-45 |
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| 抄録 | （和） | 新規にeFPGA 向け論理セルとしてPAE Cell が提案された．PAE Cell はLUT と比べ論理セル内の構成メ モリを大幅に減らすことができる．しかし，PAE Cell を用いたFPGA 全体の評価は行われていない．本稿では，新規 に提案されているプログラマブル論理素子PAE cell に対し，テクノロジマッピング，クラスタリング，配置配線を行 いeFPGA 全体の評価を行う．PAE ベースのFPGA と現在商用FPGA に利用されているLUT を用いたFPGA を，ベ ンチマーク回路を用いて構成メモリ数，回路実装に必要なFPGA の面積を比較する．面積の評価では，LUT よりも PAE Cell を用いた方が小さくなり，約20% の面積削減を実現した．FPGA の構成メモリ数の評価では，FPGA 全体で は，ベンチマーク11 回路中の8 回路で構成メモリ数を削減できたが，配線部の構成メモリ数では，平均10% の増加 が確認された． |
| （英） | A new logic cell called the PAE Cell has been proposed for eFPGAs, which can significantly reduce the config- uration memory within the logic cell compared to LUTs. However, a comprehensive evaluation of FPGAs using PAE Cells has not been conducted. In this paper, we perform technology mapping, clustering, and placement and routing for the newly proposed programmable logic element, the PAE Cell, to evaluate the overall performance of eFPGAs. We compare the area and configuration memory required for implementing benchmark circuits on PAE-based FPGAs against those using LUTs, which are commonly used in commercial FPGAs. In terms of area, using the PAE Cell resulted in a smaller FPGA, achieving approximately a 20% reduction in area. For the evaluation of configuration memory, 8 out of the 11 benchmark circuits showed a reduction in total configuration memory when using PAE Cells. However, the configuration memory in the routing section showed an average increase of 10%. |
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| キーワード | （和） | PAE Cell / PRGA / / / / / / |
| （英） | PAE Cell / PRGA / / / / / / | |
| 文献情報 | 信学技報, vol. 124, no. 188, RECONF2024-45, pp. 18-23, 2024年9月. | |
| 資料番号 | RECONF2024-45 | |
| 発行日 | 2024-09-10 (RECONF) | |
| ISSN | Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | RECONF2024-45 |
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| 研究会情報 | |
| 研究会 | RECONF |
| 開催期間 | 2024-09-17 - 2024-09-18 |
| 開催地（和） | 新潟大学駅南キャンパス ときめいと |
| 開催地（英） | |
| テーマ（和） | リコンフィギャラブルシステム、一般 |
| テーマ（英） | |
| 講演論文情報の詳細 | |
| 申込み研究会 | RECONF |
| 会議コード | 2024-09-RECONF |
| 本文の言語 | 日本語 |
| タイトル（和） | 新プログラマブル論理素子PAE Cellを用いたeFPGAの性能評価 |
| サブタイトル（和） | |
| タイトル（英） | Performance Evaluation of eFPGA Using a New Programmable Logic Element: PAE Cell |
| サブタイトル（英） | |
| キーワード(1)（和/英） | PAE Cell / PAE Cell |
| キーワード(2)（和/英） | PRGA / PRGA |
| キーワード(3)（和/英） | / |
| キーワード(4)（和/英） | / |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 岩崎 凌大 / Ryo Iwasaki / イワサキ リョオ |
| 第1著者 所属（和/英） | 熊本大学 (略称： 熊大) Kumamoto University (略称： Kumamoto Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 佐々木 龍也 / Tatsuya Sasaki / ササキ タツヤ |
| 第2著者 所属（和/英） | 熊本大学 (略称： 熊大) Kumamoto University (略称： Kumamoto Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 瀬戸 謙修 / Kenshu Seto / セト ケンシュウ |
| 第3著者 所属（和/英） | 熊本大学 (略称： 熊大) Kumamoto University (略称： Kumamoto Univ.) |
| 第4著者 氏名（和/英/ヨミ） | 飯田 全広 / Masahiro Iida / イイダ マサヒロ |
| 第4著者 所属（和/英） | 熊本大学 (略称： 熊大) Kumamoto University (略称： Kumamoto Univ.) |
| 講演者 | 第1著者 |
| 発表日時 | 2024-09-17 14:30:00 |
| 発表時間 | 25分 |
| 申込先研究会 | RECONF |
| 資料番号 | RECONF2024-45 |
| 巻番号（vol） | vol.124 |
| 号番号（no） | no.188 |
| ページ範囲 | pp.18-23 |
| ページ数 | 6 |
| 発行日 | 2024-09-10 (RECONF) |
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