| 講演抄録/キーワード |
| 講演名 |
2024-09-18 15:05
MECデバイス向けFPGA-IPにおけるDSPブロックのフロアプランの検討 ○竹野晃大・厳 湛・久我守弘・飯田全広(熊本大) RECONF2024-56 |
| 抄録 |
(和) |
著者らは,MEC(Multi-access Edge Computing)に関する研究の一環としてチップ内に組込むFPGA-IPの開発を行っている.FPGA-IPに複数個のDSPブロックを配置する際に,そのフロアプランによって配線の混雑が変化する.そこで,複数のベンチマーク回路を用い3パタンのフロアプランにおける配線混雑度の差異を調査する.本稿では,オープンソースの配置配線ツールであるVPRを用い,フロアプラン毎にクリティカルパス遅延や,配線混雑度,配線資源の使用率等の評価を行った.その結果,フロアプラン毎に配置配線の差異が生じることを確認したため,フロアプラン毎の傾向について報告する. |
| (英) |
The authors are developing FPGA-IP to be embedded in chips as part of their research on MEC (Multi-access Edge Computing). When placing multiple DSP blocks in FPGA-IP, the congestion of the wiring changes depending on the floorplan. Therefore, we investigated the difference in the congestion of the wiring in three floorplan patterns using multiple benchmark circuits. In this paper, we used VPR, an open source placement and routing tool, to evaluate the critical path delay, routing congestion, and routing resource utilization for each floorplan. As a result, we confirmed that placement and routing differ for each floorplan, and therefore we report the trends for each floorplan. |
| キーワード |
(和) |
DSPブロック / MEC / eFPGA / / / / / |
| (英) |
DSP block / MEC / eFPGA / / / / / |
| 文献情報 |
信学技報, vol. 124, no. 188, RECONF2024-56, pp. 72-78, 2024年9月. |
| 資料番号 |
RECONF2024-56 |
| 発行日 |
2024-09-10 (RECONF) |
| ISSN |
Online edition: ISSN 2432-6380 |
著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) |
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