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| 講演抄録／キーワード | ||
| 講演名 | 2024-11-12 15:35 近似乗算器用BIST内の疑似乱数回路の面積削減について ○赤松大地・四柳浩之（徳島大）・橋爪正樹（放送大）  VLD2024-38 ICD2024-56 DC2024-60 RECONF2024-68 |
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| 抄録 | （和） | 近年，演算の誤りを一定の範囲で許容できる用途において，低消費電力化や低面積化のために近似演算が注目されている．近似演算の一手法として，乗数と被乗数の桁数に基づいて演算結果の下位ビットを切り捨てる乗算器が提案されている．我々は過去に近似乗算器用のテスト容易化設計として，近似条件を考慮し，BISTで用いるテストパターン生成回路(PRPG)の面積を削減する手法を提案した．本研究では近似条件に応じて動作する選択回路を低面積化する設計改良を行った．その結果，PRPGの面積オーバーヘッドを更に最大約20%削減できることを確認した． |
| （英） | Recently, approximate computing has attracted attention as a method to reduce power consumption and area for error-tolerant applications with an acceptable loss of accuracy. The Static Segment Method (SSM) is one of the approximate multiplier designs that truncates the lower bits based on the number of significant digits of the multiplicands. We have proposed a method to reduce the test pattern generation circuit (PRPG) area used in BIST by considering the approximation condition as a testability design for the approximate multiplier. In this study, we improved the design to reduce the area of the selection circuit that provides pseudo-random patterns to the multiplier according to the approximation conditions. We confirmed that the area overhead of the PRPG can be further reduced by up to approximately 20%. | |
| キーワード | （和） | BIST / 近似演算 / 乗算器 / テストコスト削減 / / / / |
| （英） | BIST / approximate computing / multiplier / test cost reduction / / / / | |
| 文献情報 | 信学技報, vol. 124, no. 249, DC2024-60, pp. 67-72, 2024年11月. | |
| 資料番号 | DC2024-60 | |
| 発行日 | 2024-11-05 (VLD, ICD, DC, RECONF) | |
| ISSN | Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2024-38 ICD2024-56 DC2024-60 RECONF2024-68 |
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| 研究会情報 | |
| 研究会 | VLD DC RECONF ICD IPSJ-SLDM |
| 開催期間 | 2024-11-12 - 2024-11-14 |
| 開催地（和） | コンパルホール(大分) |
| 開催地（英） | COMPAL HALL |
| テーマ（和） | デザインガイア2024 -VLSI設計の新しい大地- |
| テーマ（英） | Design Gaia 2024 -New Field of VLSI Design- |
| 講演論文情報の詳細 | |
| 申込み研究会 | DC |
| 会議コード | 2024-11-VLD-DC-RECONF-ICD-SLDM |
| 本文の言語 | 日本語 |
| タイトル（和） | 近似乗算器用BIST内の疑似乱数回路の面積削減について |
| サブタイトル（和） | |
| タイトル（英） | On Reducing Area Overhead of Pseudo-Random Pattern Generator in BIST for Approximate Multiplier |
| サブタイトル（英） | |
| キーワード(1)（和/英） | BIST / BIST |
| キーワード(2)（和/英） | 近似演算 / approximate computing |
| キーワード(3)（和/英） | 乗算器 / multiplier |
| キーワード(4)（和/英） | テストコスト削減 / test cost reduction |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 赤松 大地 / Daichi Akamatsu / アカマツ ダイチ |
| 第1著者 所属（和/英） | 徳島大学 (略称： 徳島大) Tokushima University (略称： Tokushima Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 四柳 浩之 / Hiroyuki Yotsuyanagi / ヨツヤナギ ヒロユキ |
| 第2著者 所属（和/英） | 徳島大学 (略称： 徳島大) Tokushima University (略称： Tokushima Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 橋爪 正樹 / Masaki Hashizume / ハシヅメ マサキ |
| 第3著者 所属（和/英） | 放送大学 (略称： 放送大) The Open University of Japan (略称： OUJ) |
| 講演者 | 第1著者 |
| 発表日時 | 2024-11-12 15:35:00 |
| 発表時間 | 25分 |
| 申込先研究会 | DC |
| 資料番号 | VLD2024-38, ICD2024-56, DC2024-60, RECONF2024-68 |
| 巻番号（vol） | vol.124 |
| 号番号（no） | no.247(VLD), no.248(ICD), no.249(DC), no.250(RECONF) |
| ページ範囲 | pp.67-72 |
| ページ数 | 6 |
| 発行日 | 2024-11-05 (VLD, ICD, DC, RECONF) |
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