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| 講演抄録／キーワード | ||
| 講演名 | 2024-11-13 09:50 説明可能なAIを用いたアナログ集積回路サイジングの効率化 ○南村天楽・森口悠斗・高井伸和（京都工繊大）  VLD2024-47 ICD2024-65 DC2024-69 RECONF2024-77 |
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| 抄録 | （和） | 急増するアナログ集積回路の需要に対応するために，設計自動化技術が求められている． しかし，現在用いられている自動サイジング手法は，変数が多いと収束までに多くのステップ数を要することや，選定された素子値の理由を理解しにくいことなどの課題が存在する． 本研究では説明可能な人工知能（XAI）を用いたアナログ回路自動サイジングのための新しい手法を提案する． XAIの一種であるSHAPを用いて寄与度の高い素子のみを選択し，ベイズ最適化を適用することで，探索ステップ数の削減に成功した． 数値実験では，回路特性に対して寄与度の高い素子を特定することで，全変数を探索するよりも平均ステップ数の約79%削減を確認した． また，収束時のステップ数の標準偏差が約83%削減したことでランダムサンプリングに対する頑健性を実現した． |
| （英） | To meet the rapidly increasing demand for analog integrated circuits, automated design techniques are required. However, currently used automated sizing methods require a large number of steps to converge when the number of variables is large, and it is difficult to understand the reason for the selected element values. In this study, we propose a new method for automatic analog circuit sizing using explainable artificial intelligence (XAI). We succeeded in reducing the number of search steps by using SHAP, a type of XAI, to select only the elements with high contribution and applying Bayesian optimization. Numerical experiments confirmed that identifying elements with high contribution to circuit characteristics reduces the average number of search steps by approximately 79% compared to searching all variables. In addition, the standard deviation of the number of steps at convergence was reduced by approximately 83%, which is robust to random sampling. |
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| キーワード | （和） | アナログ集積回路 / 自動サイジング / 機械学習 / SHAP / ベイズ最適化 / / / |
| （英） | Analog integreted circuit / automatic circuit design / Machine learning / SHAP / Bayesian-optimization / / / | |
| 文献情報 | 信学技報, vol. 124, no. 248, ICD2024-65, pp. 114-119, 2024年11月. | |
| 資料番号 | ICD2024-65 | |
| 発行日 | 2024-11-05 (VLD, ICD, DC, RECONF) | |
| ISSN | Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2024-47 ICD2024-65 DC2024-69 RECONF2024-77 |
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| 研究会情報 | |
| 研究会 | VLD DC RECONF ICD IPSJ-SLDM |
| 開催期間 | 2024-11-12 - 2024-11-14 |
| 開催地（和） | コンパルホール(大分) |
| 開催地（英） | COMPAL HALL |
| テーマ（和） | デザインガイア2024 -VLSI設計の新しい大地- |
| テーマ（英） | Design Gaia 2024 -New Field of VLSI Design- |
| 講演論文情報の詳細 | |
| 申込み研究会 | ICD |
| 会議コード | 2024-11-VLD-DC-RECONF-ICD-SLDM |
| 本文の言語 | 日本語 |
| タイトル（和） | 説明可能なAIを用いたアナログ集積回路サイジングの効率化 |
| サブタイトル（和） | |
| タイトル（英） | Enhancing the Efficiency of Analog Integrated Circuits using by Explainable AI |
| サブタイトル（英） | |
| キーワード(1)（和/英） | アナログ集積回路 / Analog integreted circuit |
| キーワード(2)（和/英） | 自動サイジング / automatic circuit design |
| キーワード(3)（和/英） | 機械学習 / Machine learning |
| キーワード(4)（和/英） | SHAP / SHAP |
| キーワード(5)（和/英） | ベイズ最適化 / Bayesian-optimization |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 南村 天楽 / Takayoshi Namura / ナムラ タカヨシ |
| 第1著者 所属（和/英） | 京都工芸繊維大学 (略称： 京都工繊大) Kyoto Institute of Technology (略称： KIT) |
| 第2著者 氏名（和/英/ヨミ） | 森口 悠斗 / Yuto Moriguchi / モリグチ ユウト |
| 第2著者 所属（和/英） | 京都工芸繊維大学 (略称： 京都工繊大) Kyoto Institute of Technology (略称： KIT) |
| 第3著者 氏名（和/英/ヨミ） | 高井 伸和 / Nobukazu Takai / タカイ ノブカズ |
| 第3著者 所属（和/英） | 京都工芸繊維大学 (略称： 京都工繊大) Kyoto Institute of Technology (略称： KIT) |
| 講演者 | 第1著者 |
| 発表日時 | 2024-11-13 09:50:00 |
| 発表時間 | 25分 |
| 申込先研究会 | ICD |
| 資料番号 | VLD2024-47, ICD2024-65, DC2024-69, RECONF2024-77 |
| 巻番号（vol） | vol.124 |
| 号番号（no） | no.247(VLD), no.248(ICD), no.249(DC), no.250(RECONF) |
| ページ範囲 | pp.114-119 |
| ページ数 | 6 |
| 発行日 | 2024-11-05 (VLD, ICD, DC, RECONF) |
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